JPH03117235A - Frame synchronization circuit - Google Patents
Frame synchronization circuitInfo
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- JPH03117235A JPH03117235A JP1254417A JP25441789A JPH03117235A JP H03117235 A JPH03117235 A JP H03117235A JP 1254417 A JP1254417 A JP 1254417A JP 25441789 A JP25441789 A JP 25441789A JP H03117235 A JPH03117235 A JP H03117235A
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はフレーム同期バイトにより同期を確立するデジ
タル伝送方式、特にフレーム同期回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital transmission system that establishes synchronization using a frame synchronization byte, and particularly to a frame synchronization circuit.
〔従来の技術］
この種のフレーム同期回路には第２図に示すような回路
構成のものがある。図において、３はシフトレジスタ、
４は直並列変換用フリップフロップ、５は１７８分周カ
ウンタ、６は８×８マトリクススイツチ、８はフレーム
同期バタン検出器、１２゜１５、１６．１７はゲート回
路、ｌＯは同期保護回路、１３はフレームカウンタ、１
４はマトリクススイッチ制御回路である。このものは第
２図に示すように、変換後の回路中に８×８マトリクス
スイツチ６を有し、該スイッチ６の一部出力よりフレー
ム同期パタンを検出するバタン検出器８を有し、バタン
照合の結果、受信バタンとフレーム同期バタンが一致し
ている場合は同期とみなし、不一致の場合は８Ｘ８マト
リクススイツチ６とフレームカウンタ１３を制御し、受
信バタンとフレーム同期パタンが一致するまでフレーム
同期パタンを探索する過程を繰り返す方式が取られてい
た。[Prior Art] This type of frame synchronization circuit has a circuit configuration as shown in FIG. In the figure, 3 is a shift register;
4 is a flip-flop for serial/parallel conversion, 5 is a 178 frequency division counter, 6 is an 8x8 matrix switch, 8 is a frame synchronization bump detector, 12゜15, 16.17 is a gate circuit, IO is a synchronization protection circuit, 13 is the frame counter, 1
4 is a matrix switch control circuit. As shown in FIG. 2, this device has an 8×8 matrix switch 6 in the circuit after conversion, and a button detector 8 for detecting a frame synchronization pattern from a part of the output of the switch 6. As a result of the comparison, if the receive button and frame synchronization pattern match, it is considered to be synchronized, and if they do not match, the 8X8 matrix switch 6 and frame counter 13 are controlled, and the frame synchronization pattern is changed until the receive button and frame synchronization pattern match. The method used was to repeat the search process.
上述した従来のフレーム同期回路に用いられるフレーム
同期バタン検出器８は同期確立後のバタンを検出するも
のであり、同期が未確立Ｍ−様にバタン不一致を出力す
るだけである。即ち、この回路ではバイト同期とフレー
ム同期を同時に取るため、バイト同期が確立する以前に
フレームバタンを検出しようとしてもフレーム同期はと
れない。バイト同期を確立するには、８×８マトリクス
スイツチ６によりバイト同期をとることが必要である。The frame synchronization bang detector 8 used in the conventional frame synchronization circuit described above detects a bang after synchronization has been established, and only outputs a bang mismatch in the case of M- where synchronization has not been established. That is, since this circuit simultaneously achieves byte synchronization and frame synchronization, frame synchronization cannot be achieved even if a frame slam is detected before byte synchronization is established. To establish byte synchronization, it is necessary to achieve byte synchronization using the 8×8 matrix switch 6.
バイト多層方式においてはバーストフレーム構成が構成
上有利である。バーストフレームを考えた場合、フレー
ムは１回期に１回しかないため、バイト同期検出同期も
ｌフレームに１度しかできないことになり、フレーム同
期復帰に時間がかかるという欠点があった。フレーム同
期復帰時Ｔは最悪復帰過程でフレーム同期の８倍かかる
。In the byte multilayer system, the burst frame structure is advantageous in terms of structure. When considering a burst frame, since the frame is generated only once per period, byte synchronization detection synchronization can only be performed once per frame, which has the disadvantage that it takes time to recover frame synchronization. The frame synchronization recovery time T is the worst recovery process and takes eight times as long as the frame synchronization.
本発明の目的は前記課題を解決したフレーム同期回路を
提供することにある。An object of the present invention is to provide a frame synchronization circuit that solves the above problems.
前記目的を達成するため、本発明に係るフレーム同期回
路は、フレーム同期バイトによりフレーム同期を確立す
る伝送方式において、伝送路信号を直並列変換する手段
と、直並列変換された並列信号系列からビット同期状態
及びビットズレが生じた状態でのそれぞれのフレーム同
期バイトパタンを検出しその検出信号に基づいてフレー
ム同期を確立する手段とを有するものである。In order to achieve the above object, a frame synchronization circuit according to the present invention includes means for serial-to-parallel conversion of a transmission line signal in a transmission system that establishes frame synchronization using frame synchronization bytes, and a means for serial-to-parallel conversion of a transmission line signal, and bit conversion from a serial-to-parallel converted parallel signal series. It has means for detecting each frame synchronization byte pattern in a synchronized state and in a state in which a bit shift has occurred, and establishing frame synchronization based on the detection signal.
［実施例］ 以下、本発明の一実施例を図により説明する。[Example] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
図において、本発明のフレーム同期回路はフレーム同期
バタン照合器として、バイト同期が確立した状態のフレ
ーム同期バタン並びにバイト非同期状態のフレーム同期
バタンが作るバタンを全て検出するフレーム同期バタン
検出器８、〜８．を用い、さらに該バタン検出器８．〜
８．の出力により８×８マトリクススイツチ６の出力を
予め定めたチャネル位置に設定し直すフレーム同期位置
検出器９及び保護回路並びにマトリクススイッチ制御回
路１４を有するものである。本発明によれば、従来回路
のようにチャネル入替えを８フレームに亘って行う必要
がなくなり、−度フレームバタン集団に当れば即同期が
抛立（ただし、□当然保護段数分の時間はかかるが）す
ることとなる。In the figure, the frame synchronization circuit of the present invention serves as a frame synchronization bump detector, and detects all the frame synchronization slams created by the frame synchronization button in a state where byte synchronization is established and the frame synchronization button in a byte asynchronous state. 8. further using the bang detector 8. ~
8. The frame synchronization position detector 9 resets the output of the 8.times.8 matrix switch 6 to a predetermined channel position based on the output of the 8.times.8 matrix switch 6, a protection circuit, and a matrix switch control circuit 14. According to the present invention, it is no longer necessary to switch channels over 8 frames as in conventional circuits, and synchronization is immediately interrupted when a group of -degree frame slams occurs (however, it naturally takes time for the number of protection stages. ) will be done.
また、ｌは高速側のデータ系列が入力する端子、２は高
速側クロックが入力する端子、３はシフトレジスタ、４
は直並列変換回路用フリップフロップ、５はｌ／８分周
カウンタ、６は８Ｘ８マトリクススイツチ、７．〜７．
は８チヤネルのフリップフロップ、１１．１２はゲート
回路、１３はフレームカウンタである。In addition, l is a terminal to which a high-speed side data series is input, 2 is a terminal to which a high-speed side clock is input, 3 is a shift register, and 4 is a terminal to which a high-speed side clock is input.
5 is a flip-flop for a serial/parallel conversion circuit, 5 is an l/8 frequency division counter, 6 is an 8×8 matrix switch, and 7. ~7.
is an 8-channel flip-flop, 11 and 12 are gate circuits, and 13 is a frame counter.
実施例において、フリップフロップ７、〜７．の出力よ
りフレーム同期バタン検出器８．〜８．にて、バイト同
期が確立した状態のフレーム同期バタン並びにバイト非
同期状態のフレーム同期バタンが作るバタンを全て検出
する。フレームバタンを検出したバタン検出器８．〜８
．によりマトリクススイッチ制御回路１４をリセットす
ることにより、即座にバイト同期が確立する。フレーム
同期位置検出器９によりフレーム同期が即時に確立する
。In the embodiment, flip-flops 7, -7. From the output of the frame synchronization bang detector 8. ~8. , all the bangs created by the frame sync button in the state where byte synchronization is established and the frame sync button in the byte asynchronous state are detected. Bang detector that detected the frame slam 8. ~8
．． By resetting the matrix switch control circuit 14, byte synchronization is immediately established. The frame synchronization position detector 9 establishes frame synchronization immediately.
以上説明したように本発明は複数のフレーム同期バタン
検出器を設け、マトリクススイッチ制御回路をリセット
することにより、即時にバイト同期を確立することが可
能となり、フレーム同期復帰時間を短縮することが可能
となるという効果を有する。As explained above, the present invention provides a plurality of frame synchronization bang detectors and resets the matrix switch control circuit, thereby making it possible to establish byte synchronization immediately and shortening the frame synchronization recovery time. This has the effect of
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図である。
６・・・８×８マトリクススイツチ
８・・・フレーム同期バタン検出器
９・・・フレーム同期位置検出器
ｌＯ・・・保護回路FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional example. 6...8x8 matrix switch 8...Frame synchronization slam detector 9...Frame synchronization position detector lO...Protection circuit
Claims (1)
る伝送方式において、伝送路信号を直並列変換する手段
と、直並列変換された並列信号系列からビット同期状態
及びビットズレが生じた状態でのそれぞれのフレーム同
期バイトパタンを検出しその検出信号に基づいてフレー
ム同期を確立する手段とを有することを特徴とするフレ
ーム同期回路。(1) In a transmission system that establishes frame synchronization using frame synchronization bytes, there is a means for serial-to-parallel conversion of transmission line signals, and each frame in a bit-synchronized state and in a state where bit deviation has occurred from the serial-to-parallel converted parallel signal series. A frame synchronization circuit comprising means for detecting a synchronization byte pattern and establishing frame synchronization based on the detection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254417A JPH03117235A (en) | 1989-09-29 | 1989-09-29 | Frame synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254417A JPH03117235A (en) | 1989-09-29 | 1989-09-29 | Frame synchronization circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03117235A true JPH03117235A (en) | 1991-05-20 |
Family
ID=17264689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254417A Pending JPH03117235A (en) | 1989-09-29 | 1989-09-29 | Frame synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03117235A (en) |
-
1989
- 1989-09-29 JP JP1254417A patent/JPH03117235A/en active Pending
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