JPS6251849A - Backward operation type frame synchronizing circuit for pcm communication - Google Patents
Backward operation type frame synchronizing circuit for pcm communicationInfo
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- JPS6251849A JPS6251849A JP19133285A JP19133285A JPS6251849A JP S6251849 A JPS6251849 A JP S6251849A JP 19133285 A JP19133285 A JP 19133285A JP 19133285 A JP19133285 A JP 19133285A JP S6251849 A JPS6251849 A JP S6251849A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＰＣＭ通信用後方動作型フレーム同期回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a backward-operating frame synchronization circuit for PCM communication.
第１図は、例えばｒＰｃＭ通信の技術〕（産報出版株式
会社発行）に示されている後方動作型フレーム同期回路
の原理図であり、図において１は入力信号をシフトさせ
てＮビットの出力信号をパラレル信号力するシフトレジ
スタ、２はシフトレジスタ１の出力信号と後述するフレ
ーム・カウンタの出力信号を入力信号として同期時点に
送受のフレーム・パターンを比較して不一致のとき不一
致信号を出力する同期パターン比較回路、３は不一致信
号が密集的に入力されたとき制御信号を出力する同期保
護回路、４はフレーム周期で回転してタイミングパルス
をパラレルに出力し、前記制御信号が入力されると回転
を止めてフレーム位相を順次シフトさせて同期をとるフ
レーム・カウンタである。Figure 1 is a principle diagram of a backward-operating frame synchronization circuit shown in, for example, rPcM Communication Technology] (published by Sanpo Publishing Co., Ltd.). In the figure, 1 shifts the input signal and outputs N bits. Shift register 2 inputs signals in parallel, using the output signal of shift register 1 and the output signal of a frame counter (described later) as input signals, compares the frame patterns of transmission and reception at the synchronization time, and outputs a mismatch signal if they do not match. A synchronization pattern comparison circuit 3, a synchronization protection circuit that outputs a control signal when mismatched signals are input densely, and a synchronization protection circuit 4 that rotates at a frame period and outputs timing pulses in parallel, and when the control signal is input. This is a frame counter that synchronizes by stopping rotation and sequentially shifting the frame phase.
次に動作について説明する。フレーム・カウンタ４はフ
レーム周期で回転しており、同期時点に送受の同期パタ
ーンを同期パターン比較回路２で比較する。一致してい
れば同期状態にあり、不一致の場合はフレーム・カウン
タ４を止めて、フレーム位相を順次シフトさせる。その
うちに正しい同期時点が検出されて、正常に復する。Next, the operation will be explained. The frame counter 4 rotates at a frame period, and the synchronization pattern comparison circuit 2 compares the synchronization patterns of transmission and reception at the time of synchronization. If they match, they are in a synchronized state; if they do not match, the frame counter 4 is stopped and the frame phase is sequentially shifted. Eventually, the correct synchronization point will be detected and the process will return to normal.
従来のＰＣＭ通信用後方動作型フレーム同期回路は以上
のように構成されているので、同期パターン長が短いと
、同期時点がずれたときに、情報信号の中に同期パター
ンと同じパターンが含まれている確率が高くなるため同
期復帰時間が長くなる。問題点があった。同期復帰時間
を短くするためには、この同期パターン長を長くすれば
よいが、逆に伝送路及び回路での符号誤りなどにより同
期がはずれる確率が高くなるという問題点があった。Since the conventional backward-operating frame synchronization circuit for PCM communication is configured as described above, if the synchronization pattern length is short, the same pattern as the synchronization pattern will be included in the information signal when the synchronization time deviates. Since the probability that the synchronization occurs increases, the synchronization recovery time becomes longer. There was a problem. In order to shorten the synchronization recovery time, it is possible to lengthen the synchronization pattern length, but this poses the problem of increasing the probability of synchronization being lost due to code errors in the transmission path and circuits.
この発明は上記のような問題点を解消するためになされ
たもので、同期はずれの確率を高くすることなく、同期
復帰時間が短いＰＣＭ通信用後方動作型フレーム同期回
路を得ることを目的とする。This invention was made to solve the above-mentioned problems, and its purpose is to obtain a backward-operating frame synchronization circuit for PCM communication with short synchronization recovery time without increasing the probability of synchronization loss. .
この発明に係るＰ 、ＣＭ通信用後方動作型フレーム同
期回路は、同期パターン長を同期状態と同期はずれ状態
で切換えられる同期パターン比較回路及び同期パターン
・ビット長セレクタを設けたものである。The backward-operating frame synchronization circuit for P and CM communications according to the present invention is provided with a synchronization pattern comparison circuit and a synchronization pattern/bit length selector that can switch the synchronization pattern length between a synchronized state and an out-of-synchronization state.
この発明における同期パターン比較回路と同期パターン
・ビット長セレクタは％同期パター７・ビット長コント
ロール信号により、同期状態での同期パターン長が、同
期はずれ状態でのパターン長より短かくなるよう設定さ
れる。The synchronization pattern comparison circuit and the synchronization pattern bit length selector in this invention are set by the % synchronization pattern 7 bit length control signal so that the synchronization pattern length in the synchronized state is shorter than the pattern length in the out-of-synchronization state. .
以下、この発明の一実施例を図について説明する。第１
図において、１〜４は前述した第２図と同一、又は相当
部分であり、５はシフトレジスタ１から同期パターン比
較回路２に至るＮビットのパラレル信号の伝送路に介在
されていてＮビットのパラレル信号のうちｎビット分だ
けその通過を制御する同期パターン・ビット長セレクタ
である。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, 1 to 4 are the same or equivalent parts as in FIG. This is a synchronization pattern/bit length selector that controls the passage of n bits of the parallel signal.
同期パターン・ビット長セレクタ５と同期パターン比較
回路２とには、同期状態での同期パターン長が同期はず
れ状態での同期パターン長より短かくなるように、同期
状態での同期パターン長を（Ｎ−ｎ）ビット、同期はず
れ状態での同期パターン長をＮビットに設定する同期パ
ターン・ビット長コントロール信号がそれぞれ印加され
るようになっている。The synchronization pattern bit length selector 5 and the synchronization pattern comparison circuit 2 set the synchronization pattern length in the synchronization state (N -n) bits, and a synchronization pattern/bit length control signal that sets the synchronization pattern length in an out-of-synchronization state to N bits is applied, respectively.
次に動作について説明する。フレーム・カウンタ４は、
フレーム周期で回転してタイミングパルスを出力する。Next, the operation will be explained. Frame counter 4 is
It rotates at a frame period and outputs a timing pulse.
同期時点でシフトレジスタ１とフレーム・カウンタ４か
らの送受の同期パターンを同期パターン比較回路２で比
較する。一致していれば同期状態にあり、繰り返し一定
周期で比較を続ける。この同期状態において、同期パタ
ーン比較回路２で比較される同期パターン長は、同期パ
ターン・ビット長コントロール信号及び同期パターンΦ
ビット長セレクタ５により（Ｎ−ｎ）ビットに設定され
る。同期保護回路３は同期パターン比較回路２の出力信
号を一定時間監視して、送受 □の同期パターンの
不一致信号が密集的に発生したら同期はずれと判断し、
制御信号を出力してフレーム・カウンタ４を止める。こ
のような同期はずれ状態になると、フレーム・カウンタ
４はフレーム位相を順次シフトさせなから受側の同期パ
ターンと比較していく。この同期はずれ状態において、
同期パターン比較回路２の同期パターン長は同期パター
ン・ビット長コントロール信号及ヒ同期ハターン・ビッ
ト長セレクタ５によりＮビットに設定される。At the time of synchronization, the synchronization patterns of transmission and reception from the shift register 1 and the frame counter 4 are compared by a synchronization pattern comparison circuit 2. If they match, they are in a synchronized state, and the comparison continues at regular intervals. In this synchronization state, the synchronization pattern lengths compared by the synchronization pattern comparison circuit 2 are the synchronization pattern bit length control signal and the synchronization pattern Φ
The bit length selector 5 sets it to (N-n) bits. The synchronization protection circuit 3 monitors the output signal of the synchronization pattern comparison circuit 2 for a certain period of time, and determines that the synchronization is out of synchronization when signals that do not match the synchronization patterns of the transmission and reception □ occur densely.
A control signal is output to stop the frame counter 4. When such an out-of-synchronization state occurs, the frame counter 4 sequentially shifts the frame phase and compares it with the synchronization pattern on the receiving side. In this out-of-sync state,
The synchronization pattern length of the synchronization pattern comparison circuit 2 is set to N bits by the synchronization pattern bit length control signal and the synchronization pattern bit length selector 5.
このように、送信側の同期パターンは常にＮビット挿入
されているが、受信側では、そのＮビット中、同期状態
で（Ｎ−ｎ）ビット、同期はずれ状態でＮビットを同期
パターンとみなし、比較して同期検出を行う。In this way, N bits are always inserted in the synchronization pattern on the transmitting side, but on the receiving side, among the N bits, (N-n) bits are considered to be the synchronization pattern in the synchronized state and N bits in the out-of-synchronization state. Compare and perform synchronization detection.
なお、同期保護回路３が同期パターン比較回路２の出力
信号を一定時間監視して不一致信号が密集的に出力され
たときはじめて同期筋れと判断して制御信号を出力する
ようにしたのは、単なる伝送路符号誤りにより位相シフ
トが始るのを防ぐためである。The reason why the synchronization protection circuit 3 monitors the output signal of the synchronization pattern comparison circuit 2 for a certain period of time, and only when mismatching signals are output densely, determines that there is a synchronization streak and outputs a control signal is as follows. This is to prevent a phase shift from occurring due to a simple transmission line code error.
以上のようにこの発明によれば、同期パターン・ビット
長セレクタと同期パターン比較回路により、同期状態で
の同期パターン長を同期はずれ状態の同期パターン長よ
り短く設定することができるので、同期はずれを引起こ
す確率を高くすることなく、同期復帰時間を短くできる
という効果がある。As described above, according to the present invention, the synchronization pattern length in the synchronized state can be set shorter than the synchronization pattern length in the out-of-synchronization state by the synchronization pattern/bit length selector and the synchronization pattern comparison circuit. This has the effect of shortening the synchronization recovery time without increasing the probability of this occurring.
第１図はこの発明の一実施例によるＰＣＭ通信用後方動
作型フレーム同期回路を示すブロック図ＩＩ２図は従来
のＰＣＭ通信用後方動作型フレーム同期回路を示すブロ
ック図である。
１はシフトレジスタ、２は同期パターン比較回路、３は
同期保護回路、４はフレーム・カウンタ、５ｉ１１Ｊパ
ターン・ビット長セレクタ。
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram showing a backward-operating frame synchronization circuit for PCM communication according to an embodiment of the present invention. FIG. 2 is a block diagram showing a conventional backward-operating frame synchronization circuit for PCM communication. 1 is a shift register, 2 is a synchronization pattern comparison circuit, 3 is a synchronization protection circuit, 4 is a frame counter, and 5i11J pattern/bit length selector. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
に出力するシフトレジスタと、フレーム周期で回転して
タイミングパルスを出力するフレーム・カウンタと、前
記シフトレジスタの各出力信号と前記フレーム・カウン
タの出力信号とを入力信号として同期時点に送受のフレ
ーム・パターンを比較して不一致のときは前記フレーム
・カウンタ側に不一致信号を出力する同期パターン比較
回路とを備え、前記不一致信号が出力されたとき前記フ
レーム・カウンタを止めてフレーム位相を順次シフトさ
せて同期をとるＰＣＭ通信用後方動作型フレーム同期回
路において、前記シフトレジスタから前記同期パターン
比較回路に至るＮビットのパラレル信号の伝送路に介在
されて同期パターン・ビット長セレクタが設けられ、前
記同期パターン・ビット長セレクタと前記同期パターン
比較回路は同期パターン・ビット長コントロール信号に
より同期状態での同期パターン長が同期はずれ状態での
同期パターン長より短かくなるように設定されるように
なつていることを特徴とするＰＣＭ通信用後方動作型フ
レーム同期回路。A shift register that shifts an input signal and outputs an N-bit output signal in parallel, a frame counter that rotates at a frame period and outputs a timing pulse, and each output signal of the shift register and the output of the frame counter. a synchronization pattern comparison circuit that compares transmitted and received frame patterns at the time of synchronization using a signal as an input signal, and outputs a mismatch signal to the frame counter when the mismatch occurs; In a backward-operating frame synchronization circuit for PCM communication that synchronizes by stopping a frame counter and sequentially shifting the frame phase, the frame synchronization circuit is interposed in a transmission path for an N-bit parallel signal from the shift register to the synchronization pattern comparison circuit. A synchronization pattern/bit length selector is provided, and the synchronization pattern/bit length selector and the synchronization pattern comparison circuit are arranged so that the synchronization pattern length in a synchronized state is shorter than the synchronization pattern length in an out-of-synchronization state according to a synchronization pattern/bit length control signal. 1. A backward-operating frame synchronization circuit for PCM communication, characterized in that it is configured to do so.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19133285A JPS6251849A (en) | 1985-08-30 | 1985-08-30 | Backward operation type frame synchronizing circuit for pcm communication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19133285A JPS6251849A (en) | 1985-08-30 | 1985-08-30 | Backward operation type frame synchronizing circuit for pcm communication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251849A true JPS6251849A (en) | 1987-03-06 |
Family
ID=16272793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19133285A Pending JPS6251849A (en) | 1985-08-30 | 1985-08-30 | Backward operation type frame synchronizing circuit for pcm communication |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251849A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398336A (en) * | 1989-09-11 | 1991-04-23 | Nec Eng Ltd | Frame synchronization circuit |
| EP0443754A2 (en) * | 1990-02-23 | 1991-08-28 | Gpt Limited | Method and apparatus for detecting a frame alignment word in a data stream |
-
1985
- 1985-08-30 JP JP19133285A patent/JPS6251849A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398336A (en) * | 1989-09-11 | 1991-04-23 | Nec Eng Ltd | Frame synchronization circuit |
| EP0443754A2 (en) * | 1990-02-23 | 1991-08-28 | Gpt Limited | Method and apparatus for detecting a frame alignment word in a data stream |
| GB2241413B (en) * | 1990-02-23 | 1994-10-05 | Plessey Telecomm | Method and apparatus for detecting a frame alignment word in a data stream |
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