JPH03116834A - ｎ型ＧａＡｓを用いた半導体構造の製造方法 - Google Patents
ｎ型ＧａＡｓを用いた半導体構造の製造方法Info
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- JPH03116834A JPH03116834A JP25411589A JP25411589A JPH03116834A JP H03116834 A JPH03116834 A JP H03116834A JP 25411589 A JP25411589 A JP 25411589A JP 25411589 A JP25411589 A JP 25411589A JP H03116834 A JPH03116834 A JP H03116834A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＧａＡｓを材料に用いた半導体構造の製造方
法に関する。
法に関する。
（従来の技術）
ＧａＡｓ上に絶縁体膜を形成する際に中間層としてＳｉ
薄層を挿入した積層構造は、ＧａＡｓ−ＭＩＳＦＥＴへ
の応用として開発されてきたジー・ジー・ファウンテン
（Ｇ、 Ｇ、 Ｆｏｕｎｔａｉｎ） ｅｔ ａｌ、、エ
レクトロニクスレターズ（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌ
ｅｔｔｅｒｓ） ２４ （１８） １１３４．１９８８
年等）。これは、Ｓｉ薄層挿入により、ＧａＡｓ上に絶
縁体膜を直接形成した場合に生ずる界面準位の抑制を図
ったものである。具体的にはＧａＡｓ表面の酸化膜をプ
ラズマ水素処理で除去し、そのあとＭＢＥ法でＳｉ薄層
を形成している。
薄層を挿入した積層構造は、ＧａＡｓ−ＭＩＳＦＥＴへ
の応用として開発されてきたジー・ジー・ファウンテン
（Ｇ、 Ｇ、 Ｆｏｕｎｔａｉｎ） ｅｔ ａｌ、、エ
レクトロニクスレターズ（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌ
ｅｔｔｅｒｓ） ２４ （１８） １１３４．１９８８
年等）。これは、Ｓｉ薄層挿入により、ＧａＡｓ上に絶
縁体膜を直接形成した場合に生ずる界面準位の抑制を図
ったものである。具体的にはＧａＡｓ表面の酸化膜をプ
ラズマ水素処理で除去し、そのあとＭＢＥ法でＳｉ薄層
を形成している。
（発明が解決しようとする問題点）
上記構造の採用はｎ型ＧａＡｓ表面の電子蓄積を実現す
る上で有効であることが報告されている。しかし作成方
法、特に、ＧａＡｓ表面のプラズマ水素処理によって表
面に欠陥や過剰なＡｓが生じるため、表面の電気的特性
や熱的安定性が著しく劣化することを我々は実験により
見出した。
る上で有効であることが報告されている。しかし作成方
法、特に、ＧａＡｓ表面のプラズマ水素処理によって表
面に欠陥や過剰なＡｓが生じるため、表面の電気的特性
や熱的安定性が著しく劣化することを我々は実験により
見出した。
本発明は上記構造の耐熱性および電気的特性の再現性の
向上を目的とするものである。
向上を目的とするものである。
（問題点を解決するための手段）
本発明では、母層形成前のＧａＡｓ表面を２ Ｘ ４Ａ
ｓ安定化面あるいはｃ（２Ｘ ８）Ａｓ安定化面とする
ことにより上記問題の解決を図る。Ｓｉ層形成温度はＳ
ｉ／ＧａＡｓ界面の反応を抑制する目的から５５０°Ｃ
以下に、絶縁体膜形成温度は絶縁体膜形成時のＳｉ薄層
の変質を避けるため４５０°Ｃ以下に設定する。
ｓ安定化面あるいはｃ（２Ｘ ８）Ａｓ安定化面とする
ことにより上記問題の解決を図る。Ｓｉ層形成温度はＳ
ｉ／ＧａＡｓ界面の反応を抑制する目的から５５０°Ｃ
以下に、絶縁体膜形成温度は絶縁体膜形成時のＳｉ薄層
の変質を避けるため４５０°Ｃ以下に設定する。
（作用）
ｎ型ＧａＡｓ表面の超構造を指定することにより特性の
再現性を図るとともに、２ Ｘ ４Ａｓ安定化面あるい
はｃ（２Ｘ８）Ａｓ安定化面を採用することで積層構造
の耐熱性を向上させる。ＧａＡｓ表面の超構造としては
、この他にｃ（４Ｘ４）Ａｓ、 ｃ（８Ｘ２）Ｇａ、
４Ｘ２Ｇａ、 ４Ｘ６Ｇａ安定化構造等が作成可能であ
るが、Ｇａ安定化面の場合にはｎ型ＧａＡｓ表面の電子
蓄積特性が劣化し、ｃ（４Ｘ ４）Ａｓ安定化面では特
性の熱的安定性が低いことが実験により見出された。こ
れに対し、２Ｘ４゜ｃ（２Ｘ ８）Ａｓ安定化面を作成
することにより、電子蓄積特性、熱的安定性を向上させ
ることができた。
再現性を図るとともに、２ Ｘ ４Ａｓ安定化面あるい
はｃ（２Ｘ８）Ａｓ安定化面を採用することで積層構造
の耐熱性を向上させる。ＧａＡｓ表面の超構造としては
、この他にｃ（４Ｘ４）Ａｓ、 ｃ（８Ｘ２）Ｇａ、
４Ｘ２Ｇａ、 ４Ｘ６Ｇａ安定化構造等が作成可能であ
るが、Ｇａ安定化面の場合にはｎ型ＧａＡｓ表面の電子
蓄積特性が劣化し、ｃ（４Ｘ ４）Ａｓ安定化面では特
性の熱的安定性が低いことが実験により見出された。こ
れに対し、２Ｘ４゜ｃ（２Ｘ ８）Ａｓ安定化面を作成
することにより、電子蓄積特性、熱的安定性を向上させ
ることができた。
Ｇａ安定化面では界面反応によりアクセプタ型の準位が
発生し、ｎ型ＧａＡｓ表面の電子蓄積を妨げる。
発生し、ｎ型ＧａＡｓ表面の電子蓄積を妨げる。
本超構造はＡｓ安定化構造であり、かつその表面Ａｓ濃
度はｃ（４Ｘ４）構造より少なく、界面準位の原因とな
る遊離Ａｓが熱処理によっても発生しにくい。これが界
面特性の熱的安定性の向上につながっていると考えられ
る。前述の従来例ではＧａＡｓ表面の超構造についての
記載や示唆は見あたらず、表面の超構造についての考慮
はない。
度はｃ（４Ｘ４）構造より少なく、界面準位の原因とな
る遊離Ａｓが熱処理によっても発生しにくい。これが界
面特性の熱的安定性の向上につながっていると考えられ
る。前述の従来例ではＧａＡｓ表面の超構造についての
記載や示唆は見あたらず、表面の超構造についての考慮
はない。
（実施例）
本実施例では、ガスソースＭＢＥ装置で構造を作成した
。初めに、５５０°Ｃにおいて、半絶縁性（１００）Ｇ
ａＡｓ基板上に通常のＭＢＥ法でｎ型ＧａＡｓ（Ｓｉド
ープ、キャリア濃度２Ｘ１０ ａｍ ）層を２００Ｏ
Ａ成長させた。
。初めに、５５０°Ｃにおいて、半絶縁性（１００）Ｇ
ａＡｓ基板上に通常のＭＢＥ法でｎ型ＧａＡｓ（Ｓｉド
ープ、キャリア濃度２Ｘ１０ ａｍ ）層を２００Ｏ
Ａ成長させた。
Ａｓ分子線をフラックス濃度５Ｘ１０ ｃｍ −ｓ
で照射したまま５００°Ｃまで降温し２Ｘ４表面超構
造が形成されていることをＲＨＥＥＤにより確認後、Ａ
ｓ分子線を遮断しＳｉ２Ｈ６を原料に用いてＳｌを平均
膜厚８人形成した。こののち４００°Ｃで、Ｎ２Ｈ４，
Ｓｉ２Ｈ６を用い絶縁体膜としてＳｉＮｘ膜を厚さ５０
０人形成した。この際、Ｎ２Ｈ４を５分間光流ししてＳ
ｉ層表面を窒化した。
で照射したまま５００°Ｃまで降温し２Ｘ４表面超構
造が形成されていることをＲＨＥＥＤにより確認後、Ａ
ｓ分子線を遮断しＳｉ２Ｈ６を原料に用いてＳｌを平均
膜厚８人形成した。こののち４００°Ｃで、Ｎ２Ｈ４，
Ｓｉ２Ｈ６を用い絶縁体膜としてＳｉＮｘ膜を厚さ５０
０人形成した。この際、Ｎ２Ｈ４を５分間光流ししてＳ
ｉ層表面を窒化した。
形成した構造の特性評価のため、ＭＩＳＦＥＴを以下の
工程で作成した。ゲート金属としてＷＳｉをスパッタ蒸
着し、フォトリソグラフィ法およびプラズマエツチング
法により成形、１０μｍ幅のゲートを形成した。ソース
・ドレインｎ領域形成のため、ＷＳｉゲートをマスクに
してＳｉを１Ｘ１０ｃｍ イオン注入し、ＡＩＮ膜を保
護膜に用いて活性化アニール（９００°Ｃ，１秒）を行
なった。ソース・ドレインコンタクト金属としてＡｕＧ
ｅ／Ｎｉ／Ａｕを蒸着し４５０°Ｃ，Ｈ２中で２０秒間
アニールし、オーミック接合を形成した。
工程で作成した。ゲート金属としてＷＳｉをスパッタ蒸
着し、フォトリソグラフィ法およびプラズマエツチング
法により成形、１０μｍ幅のゲートを形成した。ソース
・ドレインｎ領域形成のため、ＷＳｉゲートをマスクに
してＳｉを１Ｘ１０ｃｍ イオン注入し、ＡＩＮ膜を保
護膜に用いて活性化アニール（９００°Ｃ，１秒）を行
なった。ソース・ドレインコンタクト金属としてＡｕＧ
ｅ／Ｎｉ／Ａｕを蒸着し４５０°Ｃ，Ｈ２中で２０秒間
アニールし、オーミック接合を形成した。
作成したＦＥＴはデイプリージョンモードであり、トラ
ンスコンダクタンスは平均７０ｍ５／ｍｍであった。
ンスコンダクタンスは平均７０ｍ５／ｍｍであった。
電子蓄積特性の指標として、ソース・ドレイン間に２ボ
ルト電圧を印加しておきゲートに２ボルトのバイアスを
ステップ状に印加してソース・ドレイン電流の時間変化
を測定した。ゲートバイアス印加後１０ミリ秒後の電流
値Ｉ（１０ｍｓ）に対する３０秒後の電流値Ｉ（３０ｓ
）の差分率１−（Ｉ（３０ｓ）／Ｉ（１０ｍｓ）））は
０．１５以下であった。この値は、同装置を用いて作成
した従来例の最も良い値と同等であるが、本方法によれ
ば、再現性良くこの良好な特性を得ることができる。ま
た従来は、絶縁膜を形成したあと、デバイスを形成する
とき必要となる熱処理例えば上記の９００℃，１−秒の
シリコンイオン活性化アニールによって、界面特性が劣
化することが殆どであった。しがし本方法ではこのアニ
ールでも劣化することはなく、本方法が界面特性の熱的
安定性改善に有効であることは明らかである。
ルト電圧を印加しておきゲートに２ボルトのバイアスを
ステップ状に印加してソース・ドレイン電流の時間変化
を測定した。ゲートバイアス印加後１０ミリ秒後の電流
値Ｉ（１０ｍｓ）に対する３０秒後の電流値Ｉ（３０ｓ
）の差分率１−（Ｉ（３０ｓ）／Ｉ（１０ｍｓ）））は
０．１５以下であった。この値は、同装置を用いて作成
した従来例の最も良い値と同等であるが、本方法によれ
ば、再現性良くこの良好な特性を得ることができる。ま
た従来は、絶縁膜を形成したあと、デバイスを形成する
とき必要となる熱処理例えば上記の９００℃，１−秒の
シリコンイオン活性化アニールによって、界面特性が劣
化することが殆どであった。しがし本方法ではこのアニ
ールでも劣化することはなく、本方法が界面特性の熱的
安定性改善に有効であることは明らかである。
本実施例では絶縁体膜にＳｉＮを用いたが、 ＡＩＮ。
Ａｌ２Ｏ３を用いた試作においても良好な結果が得られ
、絶縁体膜の種類によらず本発明が有効であることがわ
かった。
、絶縁体膜の種類によらず本発明が有効であることがわ
かった。
（発明の効果）
本発明のよれば、高い熱的安定性を有し電子蓄積特性の
良好な絶縁体膜／ＧａＡｓ界面を再現性良く製造するこ
とが可能になる。本発明は、ＧａＡｓを用いたデバイス
の表面安定化やＭＩＳＦＥＴの製造等に有効である。
良好な絶縁体膜／ＧａＡｓ界面を再現性良く製造するこ
とが可能になる。本発明は、ＧａＡｓを用いたデバイス
の表面安定化やＭＩＳＦＥＴの製造等に有効である。
Claims (1)
- ｎ型（１００）ＧａＡｓ上にＳｉ薄層を形成し、次いで
このＳｉ薄層上に絶縁体膜を形成する方法において、Ｓ
ｉ薄層形成直前のＧａＡｓ表面超構造を２×４Ａｓ安定
化面あるいはｃ（２×８）Ａｓ安定化面とした後、Ｓｉ
薄層を５５０℃以下で形成し、次いで絶縁体膜を４５０
℃以下で形成することを特徴とするｎ型ＧａＡｓを用い
た半導体構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25411589A JPH03116834A (ja) | 1989-09-29 | 1989-09-29 | ｎ型ＧａＡｓを用いた半導体構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25411589A JPH03116834A (ja) | 1989-09-29 | 1989-09-29 | ｎ型ＧａＡｓを用いた半導体構造の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116834A true JPH03116834A (ja) | 1991-05-17 |
Family
ID=17260432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25411589A Pending JPH03116834A (ja) | 1989-09-29 | 1989-09-29 | ｎ型ＧａＡｓを用いた半導体構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173574A (ja) * | 2004-10-13 | 2006-06-29 | Interuniv Micro Electronica Centrum Vzw | 不活性化された半導体基板の作成方法 |
| JP2009260325A (ja) * | 2008-03-26 | 2009-11-05 | Univ Of Tokyo | 半導体基板、半導体基板の製造方法および半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226073A (ja) * | 1988-06-15 | 1990-01-29 | Internatl Business Mach Corp <Ibm> | 化合物半導体装置の製造方法、化合物半導体装置及び電界効果トランジスタ |
-
1989
- 1989-09-29 JP JP25411589A patent/JPH03116834A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226073A (ja) * | 1988-06-15 | 1990-01-29 | Internatl Business Mach Corp <Ibm> | 化合物半導体装置の製造方法、化合物半導体装置及び電界効果トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173574A (ja) * | 2004-10-13 | 2006-06-29 | Interuniv Micro Electronica Centrum Vzw | 不活性化された半導体基板の作成方法 |
| JP2009260325A (ja) * | 2008-03-26 | 2009-11-05 | Univ Of Tokyo | 半導体基板、半導体基板の製造方法および半導体装置 |
| CN101978503A (zh) * | 2008-03-26 | 2011-02-16 | 国立大学法人东京大学 | 半导体基板、半导体基板的制造方法及半导体装置 |
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