JPH03116214A

JPH03116214A - 終端回路

Info

Publication number: JPH03116214A
Application number: JP1253881A
Authority: JP
Inventors: Masaaki Okawa; 正明大河
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1991-05-17
Anticipated expiration: 2012-10-22
Also published as: JP2665517B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、終端回路に関するもので、例えば、高速デ
ィジタルシステム等を構成する複数のデバイス（装置）
４ｃ結合するバス（信号母線）等の終端回路に利用して
特に自効な技術に関するものである。

〔従来の技術〕

第９図に例示されるように、複数のデバイスＤＶｌ〜υ
Ｖｍと、これらのデバイスを有機的に結合するバスＢＵ
Ｓとを備える高速ディジタルシステム等がある。また、
上記高速ディジタルシステム等において、バスＢＵＳに
おける信号の反射やリンギング等を防止するために設け
られる終端回路ＴＣがある。

従来の終端回路ＴＣは、第９図に例示されるように、バ
スＢＵＳを構成する信号線ＢＯ〜Ｂｎと所定の終端電圧
ＶＴとの間に設けられこれらの信号線のインピーダンス
を整合すべく所定の抵抗値を持つように設計された複数
の終端抵抗Ｒ５〜Ｒ６を含む。

終端回路については、例えば、１９８８年３月、■日立
製作所発行のｒ日立ＴＴＬデータブックＨＤ７４／７４
３／７４ＬＳ／７４ＡＳ／７５／２６／２９シリ一ズｊ
第７３６頁〜第７４２頁ならびに１９８８年３月、■日
立製作所発行のｒ日立高速ＣＭＯＳロジックＨＤ７　ｔ
ＡＣシリーズ」第２７頁〜第２８頁に記載されている。

〔発明が解決しようとする課題〕

高速ディジタルシステム等の高築積化と低消費電力化が
進む中、本願発明者等は、上記に記載されるような固定
抵抗による従来の終端回路に次のような問題点があるこ
とを明らかにした。すなわち、上記終端回路は、前述の
ように、バスＢＵＳを構成する信号線ＢＯ〜Ｂｎと所定
の終端電圧Ｖ丁との間に設けられる複数の終端抵抗Ｒ５
〜Ｒ６を含み、上記終端電圧Ｖ、は、例えば＋５ｖのよ
うな回路の電源電圧とされる。したがって、交流的に見
た場合、終端抵抗Ｒ５〜Ｒ６のインピーダンス整合効果
により、各信号線における信号の反射は抑制されるが、
直流的に見た場合、例えば各信号線を伝達される信号が
ロウレベルに固定される間、終端抵抗Ｒ５〜Ｒ６を介し
て無駄な消費電流が流される。このため、特にＣＭＯ３
（相補型ＭＯ３）論理ゲート回路を基本構成とするＴＴ
Ｌ（Ｔｒａｎｓｉｓｔｏｒ　Ｔｒａｎｓｉｓｔｏｒ　Ｌ
ｏｇｉｃ）インタフェースの高速ディジタルシステム等
において、その低消費電力化が制限される。また、終端
抵抗自体の発熱により、終端回路ＴＣを高速ディジタル
システムを構成する各デバイスと共通の半導体基板上に
形成することが困難となり、システムの実装効率が低下
する。

この発明の目的は、終端抵抗による無駄な電力消費を抑
制した終端回路を提供することにある。

この発明の他の目的は、終端回路を含む高速ディジタル
システム等の低消費電力化を図り、その実装効率を高め
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、終端回路を、信号線を介して伝達される信号
の論理レベルを識別するレベル判定回路と、信号線とこ
れらの信号線を介して伝達される信号のハイレベル及び
ロウレベルに近接した電位とされる第１及び第２の終端
電圧供給点との間にそれぞれ設けられ上記レベル判定回
路の出力信号に従って選択的に有効とされる第１及び第
２の抵抗手段とを基本として構成する。

〔作　用〕

上記した手段によれば、信号線が対応する終端抵抗を介
して結合される終端電圧供給点の電位を、信号の論理レ
ベルに近接した電位に選択的に切り換え、上記終端抵抗
による無駄な電力消費を抑制することができる。これに
より、終端回路の発熱量を抑え、終端回路を上記信号線
に結合されるデバイスと共通の半導体基板上に形成する
ことができる。その結果、終端回路を含む高速ディジタ
ルシステム等の低消費電力化を図り、その実装効率を高
めることができる。

〔実施例１〕第１図には、この発明が通用された終端回路の第１の実
施例の回路図が示されている。また、第８図には、第１
図の終端回路を含む高速ディジタルシステムの一実施例
の接続図が示され、第３図には、第１図の終端回路及び
その周辺部における一実施例の信号波形図が示されてい
る。これらの図をもとに、この実施例の終端回路及び高
速ディジタルシステムの構成と動作の概要ならびにその
特徴について説明する。なお、以下の回路図において、
そのチャンネル（バックゲート）部に矢印が付加される
ＭＯＳＦＥＴ　（金属酸化物半導体型電界効果トランジ
スタ、この実施例では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）はＰチャンネル
ＭＯ５ＦＥＴであって、矢印の付加されないＮチャンネ
ルＭＯＳＦＥＴと区別して示される。

第８図において、高速ディジタルシステムは、特に制限
されないが、バスＢＵＳを介して結合されるｍ個のデバ
イス（装置）ＤＶ１＝ＤＶｍを備える。バスＢＵＳは、
特に制限されないが、ｎ＋１本の信号線ＢＯ〜Ｂｎから
なり、各信号線は電気的に遮蔽される。この実施例にお
いて、バスＢＵＳの各ｔａ号線を介して伝達される信号
は、特に制限されないが、ＴＴＬレベルとされる。した
がって、各信号のハイレベルは、例えば＋５■のような
回路の電源電圧とされ、そのロウレベルは、０■のよう
な回路の接地電位とされる。

デバイスＤＶＩ−ＤＶｍは、特に制限されないが、第８
図に例示されるように、バスＢＵＳの信号線ＢＯ〜Ｂｎ
に対応して設けられるｆｉ＋１個の入カバンファ１Ｂ１
０〜１ＢｉｎないしＩＢｍＯ〜ＩＢｍｎならびに出カバ
ソファ０ＢＩＯ〜０ＢＩｎないしＯＢ　ｍ　Ｏ〜ＯＢ　
ｍ　ｎ　ｔ−備える。コノ実ｔＪう例において、デバイ
スＤＶｌ”ＤＶｍは、特ニ制限されないが、単結晶シリ
コンからなる個別の半導体基板上にそれぞれ形成される
。また、デバイスＤＶＩ〜ＤＶｍは、さらに、バスＢｕ
ｓの各信号線に対応して設けられ対応するデバイスと同
一の半導体基板上に形成されるｒｔ＋１個の終端回路Ｔ
ＣＩ　Ｏ〜ＴＣｌ　ｎないしＴＣｍＯ〜ＴＣｍｎを備え
る。これらの終端回路は、第８図に実線又は点線で例示
されるように、マスタースライスあるいは図示されない
制御回路から供給される制御信号により選択的に有効と
される。すなわち、第８図の実施例では、特に制限され
ないが、デバイスＤＶＩに含まれる終端回路’ｒｃｔｏ
〜ＴＣ１ｎのみが有効とされ、デバイスＤＶ２〜ＤＶｍ
に合まれる終端回路ＴＣ２０〜ＴＣ２ｎないしＴＣｍＯ
〜Ｔ　Ｃｍ　ｎは無効とされる。

デバイスＤＶＩ〜ＤＶｍの出力バッファ０ＢＩＯ〜０Ｂ
ＩｎないしＯＢ　ｍ　Ｏ〜ＯＢ　ｍ　ｎは、特に制限さ
れないが、各デバイスの制御回路から供給される図示さ
れない出力制御信号に従って、選択的に動作状態とされ
る。この動作状態において、各出力バッファは、各デバ
イスの図示されない前段回路から供給される内部出力デ
ータｄｏｌＯ〜ｄｏｌｎないしｄ　ｏ　ｍ　Ｏ〜ｄ　ｏ
　ｍ　ｎに従ワたＴＴＬレベルの出力信号を形成し、バ
スＢＵＳの対応する信号線ＢＯ〜Ｂｎに送出する。

一方、デバイスＤ　Ｖ　ｌ　”　Ｄ　Ｖ　ｍの入カバソ
ファＩＢＩＯ〜ＩＢＩｎないしＩ　Ｂ　ｍ　Ｏ”−Ｉ　
Ｂ　ｍ　ｎは、出力装置となる他のデバイスからバスＢ
ＵＳの対応する信号線ＢＯｘＢｎを介して伝達される信
号を取り込み、内部入力データｄｉｌＯ〜ｄｌＩｎない
しｄｉｍＱ〜ｄａｍｎを形成して、各デバイスの図示さ
れない後段回路に供給する。この実施例において、入カ
バソファＩＢＩＯ〜１ＢｌｎないしＩ　ＢｍＯ〜ＩＢｍ
ｎは、特に制限されないが、それぞれ対応する終端回路
ＴＣＩＯ〜ＴＣ１ｎないしＴＣｍＯ〜ＴＣｍｎのレベル
判定回路として兼用される。

デバイスＤＶＩ〜ＤＶｍの終端回路ＴＣＩＯ〜ＴＣ１ｎ
ないしＴ　Ｃｍ　Ｏ〜Ｔ　Ｃｒｎ　ｎは、特に制限され
ないが、第１図の終端回路ＴＣＩＯに代表して示される
ように、入力端子すなわちバスＢＵＳの対応する信号線
ＢＯ等と終端電圧Ｖｒ　　（第１の終端電圧供給点）と
の間に直列形態に設けられる終端抵抗Ｒ１（第１の抵抗
手段）及びＰチャンネルＭＯＳＦＥＴＱＩ　　（第１の
スイッチ手段）と、上記信号線ＢＯ等と回路の接地電位
（第１の終端電圧供給点）との間に直列形態に設けられ
る終端抵抗Ｒ２（第２の抵抗手段）及びＮチャンネルＭ
ＯＳＦＥＴＱＩ　１　（第２のスイッチ手段）とを含む
、この実施例において、上記第１の終端電圧供給点すな
わち終端電圧ｖＴは、特に制限されないが、信号線ＢＯ
等を介して伝達される信号のハイレベルに近接した電位
、つまり＋５■のような回路の電源電圧とされ、上記第
１の終端電圧供給点すなわち回路の接地電位は、信号線
ＢＯ等を介して伝達される信号のロウレベルに近接した
電位、つまりＱＶとされる。また、終端抵抗Ｒ１の抵抗
値及びＭＯＳＦＥＴＱＩのオン状態における抵抗値の合
計ならびに終端抵抗Ｒ２の抵抗値及びＭＯＳＦＥＴＱＩ
　ｌのオン状態におけ−る抵抗値の合計は、対応する信
号１ｊｌＢＯ等の特性インピーダンスとほぼ等しくなる
ように設計される。その結果、ＭＯＳＦＥＴＱＩ又はＱ
ｌｌのいずれかがオン状態とされ終端抵抗Ｒ１又はＲ２
のいずれかが結合されることで、バスＢＵＳのインピー
ダンス整合が実現され、信号線ＢＯ等を介して伝達され
る信号の反射及びリンギング等が最小値となるべく抑制
される。

各終端回路のＭＯＳ　Ｆ　ＥＴＱ　１のゲートには、特
に制限されないが、対応するレベル判定回路つまり大カ
バッファＩＢＩＯ等の出力信号すなわち対応する内部入
力データｄｉ　１０等の遅延回路ＤＬｌによる遅延（ｆ
ｆ、号ｎｌが供給される。同様に、各終端回路のＭＯ５
ＦＥＴＱＩ　１のゲートには、特に制限されないが、上
記内部入力データｄｌｌθ等の遅延回路ＤＬ２による遅
延信号ｎ２が供給される。ここで、上記遅延回路ＤＬＩ
及びＤＬ２は、特に制限されないが、信号線ＢＯ等を介
して伝達される信号のレベルが反転されるとき、受信端
における信号のリンギング等がほぼ収束するまでに必要
な最小時間に相当する所定の遅延時間を持つように設計
される。

これらのことから、第３図の当初に示されるように、例
えば出力装置となるデバイスＤＶｍの出力バッファＯＢ
ｍＯからバスＢＵＳの信号線ＢＯを介して伝達される信
号がハイレベルに落ち着いているとき、入力装置となる
デバイスＤＶＩの入カバフファＪＢＩＯの出力（８号す
なわち内部入力データｄｉｌＯはロウレベルとされ、遅
延回路ＤＬＬ及びＤＬ２の出力信号ｎ１及びＲ２はとも
にロウレベルとされる。したがりて、終端回路ＴＣ１Ｏ
では、ＭＯＳＦＥＴＱＩがオン状態、またＭＯ５ＦＥＴ
ＱＩ　ｌがオフ状態となり、対応する信号線ＢＯが、終
端抵抗Ｒ１及びＭＯＳＦＥＴＱＩを介して終端電圧ｖＴ
に結合される。前述のように、終端電圧ｖ丁は、上記信
号のハイレベルに近接した電位すなわち回路の電源電圧
とされる。その結果、終端抵抗Ｒ１に流される電流ＩＩ
は、信号線ＢＯ等のインピーダンス整合を保持しつつ、
はぼゼロに削減される。

次に、上記デバイスＤＶｍの出力バッファＯＢｍＯから
信号線ＢＯを介して伝達される信号がロウレベルに変化
されると、内部入力データｄｉｌＯはハイレベルに変化
され、遅延回路ＤＬＩ及びＤＬ２の出力信号ｎｌ及びＲ
２が、信号線ＢＯにおける信号のリンギング等が収束し
うる所定の遅延時間Ｔｄが経過した時点で、ハイレベル
に変化される。これにより、終端回路ＴＣＩＯのＭＯＳ
ＦＥＴＱ１がオフ状態となり、代わってＭＯＳＦＥＴＱ
ＩＩがオン状態となる。このため、信号線ＢＯは、終端
抵抗Ｒ２及びＭＯ５ＦＥＴＱ１１を介して、回路の接地
電位に結合される。前述のように、回路の接地電位は、
上記信号のロウレベルに相当する。その結果、終端抵抗
Ｒ１に流される電流■１は、遮断される。また、終端抵
抗Ｒ２に流される電流１２は、上記遅延時間Ｔｄに相当
する期間だけ一時的に大きな値とされ、その後はぼゼロ
に抑制される。この間、信号線ＢＯ等のインピーダンス
整合は保持される。

一方、デバイスＤＶｍの出力バッファＯＢ　ｍ　Ｏから
信号線ＢＯを介して伝達される信号がハイレベルに戻さ
れると、内部入力データｄｉｌｏはロウレベルに変化さ
れ、遅延回路ＤＬＩ及びＤＬ２の出力信号ｎｌ及びＲ２
が、上記遅延時間Ｔｄが経過した時点で、ロウレベルに
変化される。これにより、終端回路ＴＣＩＯのＭＯＳＦ
ＥＴＱＩが再度オン状態となり、ＭＯＳＦＥＴＱＩ　１
がオフ状態となる。このため、信号線ＢＯは、終端抵抗
Ｒ１及びＭＯ５ＦＥＴＱＩを介して、再度終端電圧ｖＴ
に結合される。その結果、終端抵抗Ｒ２に流される電流
Ｉ２は、遮断される。また、終端抵抗Ｒ１に流される電
流１１は、上記遅延時間Ｔｄに相当する期間だけ一時的
に大きな値とされ、その後はぼゼロに抑制される。この
間、信号線ＢＯ等のインピーダンス整合は保持される。

以上のように、この実施例の高速ディジタルシステムは
、バスＢＵＳを介して結合されるｍ（ｉのデバイスＤＶ
ｌ＝ＤＶｍを備え、各デバイスは、選択的に有効とされ
る終端回路ＴＣＩＯ〜ＴＣＩｎないしＴ　Ｃｍ　Ｏ＝　
Ｔ　Ｃｍ　ｎをそれぞれ含む、この実施例において、各
終端回路は、バスＢＵＳを構成する信号線ＢＯ〜Ｂｎと
終端電圧Ｖｒ又は回路の接地電位との間に直列形態に設
けられる終端抵抗Ｒ１及びＭＯ５ＦＥＴＱＩならびに終
端抵抗Ｒ２及びＭＯＳＦＥＴＱＩ　１をそれぞれ含む、
また、上記ＭＯＳＦＥＴＱＩ及びＱｌｌは、対応する信
号線ＢＯ〜Ｂｎを介して伝達される信号の論理レベルに
応じて選択的にオン状態とされる。つまり、この実施例
の高速ディジタルシステムでは、信号線ＢＯ〜Ｂｎが終
端抵抗を介して結合される終端電圧供給点の電位が、実
質的に伝達される信号の論理レベルに従って選択的に切
り換えられ、これによって、バスＢＵＳのインピーダン
ス整合を図りつつ、終端抵抗に流される無駄な消費電流
を抑制することができる。このため、終端回路における
発熱量を抑制し、これらの終端回路を対応するデバイス
とともに共通の半導体基板上に形成することができる。

その結果、終端回路を含む高速ディジタルシステムの低
消費電力化を図りつつ、その実装効率を高めることがで
きる。

〔実施例２及び実施例３〕第２図及び第４図には、この発明が通用された終端回路
の第２及び第３の実施例の回路図がそれぞれ示されてい
る。以下の実施例は、基本的に上記第１の実施例を踏襲
するものであるため、これと異なる部分についてのみ説
明を追加する。

第２図において、終端回路ＴＣＩＯ等は、特に制限され
ないが、入力端子すなわちバスＢＵＳの対応する信号線
ＢＯ等とノードｎ３との間に設けられる１個の終端抵抗
Ｒ３をそれぞれ含む、このノードｎ３は、さらにＰチャ
ンネルＭＯＳ　Ｆ　ＥＴＱ２（第１のスイッチ手段）を
介して終端電圧ｖ丁　（第１の終端電圧供給点）に結合
され、またＮチャンネルＭＯＳＦＥＴＱ１２　（第２の
スイッチ手段）を介して回路の接地電位（第２の終端電
圧供給点）に結合される。

上記ＭＯＳＦＥＴＱ２のゲートには、対応するレベル判
定回路つまり入カバッファｆＢ１０等の出力ｆｄ号すな
わち内部入力データｄｉｌＯ等の遅延回路ＤＬ３による
遅延信号が供給され、ＭＯＳＦＥＴＱ１２のゲートには
、上記内部入力データｄｉｌＯ等の遅延回路ＤＬ４によ
る遅延信号が供給される。これにより、ＭＯ５ＦＥＴＱ
２及びＱ１２は、上記第１の実施例のＭＯＳＦＥＴＱＩ
及びＱｌｌと対応して選択的にオン状態となり、バスＢ
ＵＳの対応する信号線ＢＯ等を、終端抵抗Ｒ３を介して
終端電圧ＶＴ又は回路の接地電位に選択的に結合する。

つまり、この実施例の終端回路では、上記第１の実施例
に含まれる終端抵抗Ｒ１及びＲ２すなわち！＠ｌ及び第
２の抵抗手段が、１個の終端抵抗Ｒ３に共通化される。

その結果、終端回路の簡素化を図りつつ、第１の実施例
と同様な効果を得ることができるものとされる。

一方、第４図の実施例では、上記第２図の実施例に含ま
れる遅延回路ＤＩ、３及びＤＬ４が、１１囚の遅延回路
ＤＬ５に置き換えられる。また、ＭＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　２　ニ相当するＭＯＳＦＥＴＱ３　（第１のスイッ
チ手段）のゲートとＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌ　２
に相当するＭＯＳＦＥＴＱ１３　（第２のスイッチ手段
）のゲートが共通結合され、これによってＭＯＳＦＥＴ
Ｑ３及びＱ１３が実質的なＣＭＯＳインバータ回路形態
とされる。その結果、この実施例の終端回路では、さら
に回路の簡素化を図りつつ、上記第２の実施例と同様な
効果を得ることができるものとされる。

〔実施例４〕第５図には、この発明が通用された終端回路の第４の実
施例の回路図が示されている。

第５図において、終端回路ＴＣＩＯ等は、特に制限され
ないが、入力端子すなわちバスＢＵＳの信号線ＢＯ等と
終端電圧ＶＴとの間に設けられるＮチャンネルＭＯＳＦ
ＥＴＱＩ　４と、上記イδ号線ＢＯ等と回路の接地電位
との間に設けられるもう１個のＮチャンネルＭＯＳＦＥ
ＴＱＩ　５とをそれぞれ含む、これらのＭＯＳＦＥＴＱ
Ｉ　４及びＱ１５は、それぞれがオン状態とされるとき
、信号線ＢＯ等の特性インピーダンスに相当する抵抗値
を持つように設計される。

ＭＯＳＦＥＴＱ１４のゲートには、対応するレベル判定
回路つまり入力バッフ７１ＢＩＯ等の出力信号すなわち
内部入力データｄｉｌＯ等の遅延回路ＤＬ６による遅延
信号の・インバータ回路Ｎｌによる反転信号が供給され
る。また、ＭＯＳＦＥＴＱ１５のゲートには、上記内部
入力データｄｉｌＯ等の遅延回路ＤＬ７による遅延信号
が供給される。これにより、ＭＯＳＦＥＴＱＩ　４は、
対応する信号線ＢＯ等を介して伝達される信号がハイレ
ベルとされるとき選択的にオン状態となり、ＭＯＳＦＥ
ＴＱ１５は、上記信号がロウレベルとされるとき選択的
にオン状態となる。

つまり、この実施例の１端回路では、上記第１の実施例
の終端抵抗Ｒ１（第１の抵抗手段）及びＭＯ５ＦＥＴＱ
Ｉ　　（第１のスイッチ手段）ならびに終端抵抗Ｒ２（
第２の抵抗手段）及びＭＯＳＦＥＴＱＩＩ（第２のスイ
ッチ手段）がそれぞれ１個のＭＯＳＦＥＴＱＩ　４及び
Ｑ１５に置き換えられることで、回路のＭ素化が推進さ
れ、上記複数の実施例と同様な効果を得ることができる
ものとされる。また、信号線ＢＯ等がＮチャンネルＭＯ
ＳＦＥＴＱ１４を介して終端電圧Ｖ丁に結合されること
で、信号線ＢＯ等を介して伝達される信号がハイレベル
とされるとき、実質的な信号線ＢＯ等の終端電位は、Ｍ
ＯＳＦＥＴＱＩ　４のしきい値電圧分だけ低下される。

その結果、信号線ＢＯ等を介して伝達される信号のハイ
レベルが、例えばＴＴＬレベルの規定値である２、４Ｖ
近くまで低くされるとき、受信端におけるレベル変動を
抑制し、ＭＯ５ＦＥＴＱＩ　４を介して流される電流を
削減することができる。

（実施例５）第６図には、この発明が通用された終端回路の第５の実
施例の回路図が示されている。

第６図において、第１図の実施例に含まれるＭＯＳＦＥ
ＴＱＩ及びＱｌｌは、特に制限されないが、それぞれ並
列形態とされる２個のＰチャンネルＭＯ５ＦＥＴＱ４及
びＱ５ならびにＮチャンネルＭＯＳＦＥＴＱＩ　６及び
Ｑｌｌに置き換えられる。このうち、ＭＯＳＦＥＴＱ５
のゲートには、対応するレベル判定回路つまり入カバソ
ファＩＢＩθ等の出力信号すなわち内部入力データｄｌ
ｌＯ等の遅延回路ＤＬ９による遅延信号が供給され、Ｍ
　ＯＳ　Ｆ　Ｅ　′ｒ　Ｑ　４のゲートには、上記遅延
信号の遅延回路ＤＬ８による遅延信号が供給される。同
様に、ＭＯＳＦＥＴＱＩ　７のゲートには、対応する上
記内部入力データｄｌｌＯ等の遅延回路ＤＬ１０による
遅延信号が供給され、ＭＯＳ　Ｆ　ＥＴＱ１６のゲート
には、上記遅延信号の遅延回路ＤＬ１１による遅延信号
が供給される。

ＭＯＳＦＥＴＱ５及びＱ１０は、第１図の実施例に含ま
れるＭＯＳＦＥＴＱＩ及びＱｌｌに対応して選択的にオ
ン状態となり、ＭＯＳＦＥＴＱ４及びＱ１６は、これら
のＭＯＳＦＥＴＱ５及びＱｌｌにやや遅れてオン状態と
なる。その結果、例えば信号線ＢＯ＄を介して伝達され
る信号の論理レベルが遅延回路の遅延時間Ｔｄに相当す
る周期で繰り返し変化されるような場合でも、Ｐチャン
ネル及びＮチャンネルＭＯＳＦＥＴの動作特性のバラツ
キによる終端抵抗値の変化を抑制し、終端回路の動作を
安定化できる。また、このように終端回路のスイッチン
グをタイミングをずらして次々と行うようにすることで
、終ａＫ抗のスイッチングによる信号線のレベル変動を
小さく抑えることができるものである。

〔実施例６〕第７図には、この発明が通用された終端回路の第６の実
施例の回路図が示されている。

第７図において、各終端回路は、対応するデバイスＤＶ
Ｉの出力パンフッ０Ｂ１０等の周辺に分散して組み込ま
れ、独立した回路を形成しない。

すなわち、まず出カバソファ０ＢＩＯ等は、特に制激さ
れないが、回路の電源電圧Ｖｃｃと回路の接地電位との
間に直列形態に設けられるＰチャンネル型の出力ＭＯＳ
ＦＥＴＱ６ならびにＮチャンネル型の出力ＭＯＳＦＥＴ
Ｑ１Ｂをそれぞれ含む。

これらのＭＯＳＦＥＴＱ６及びＱ１８の共通結合された
ドレインは、バスＢＬＪＳの対応する信号線ＢＯ等に結
合される。

上記出力ＭＯＳＦＥＴＱ６及びＱ１８のゲートには、特
に制限されないが、ナントゲート回路ＮＡＧＩ又はノア
ゲート回路Ｎ０Ｇｌの出力信号がそれぞれ供給される。

ナントゲート回路Ｎ　Ａ　Ｇ　１の一方の入力端子には
、特に制限されないが、デバイスＤＶ１等の図示されな
い制御回路から所定の出力制御信号φＯｅがイ供給され
、その他方の入力端子には、デバイスＤＶ１等の図示さ
れない前段回路から対応する内部出力データｄｏｌＯ等
が供給される。また、ノアゲート回路Ｎ０Ｇｌの一方の
入力端子には、上記出力制御信号φｏｓのインバータ回
路Ｎ２による反転信号が供給され、そのｉｔ方の入力端
子には、対応する上記内部出力データｄｏｌＯ等が供給
される。

この実施例では、上記出力バッファ０Ｂ１０等の周辺に
、終端回路を構成するＰチャンネルＭＯ５ＦＥＴＱ７及
びＮチャンネルＭＯ５ＦＥＴＱＩ９ならびにアンドゲー
ト回路ＡＧＩ及びオアゲート回路ＯＧＩが設けられる。

ＭＯＳＦＥＴＱ７のソースは、回路の電源電圧Ｖｃｃ（
第１の終：Ｉｍ電圧供給点）に結合され、ＭＯＳＦＥＴ
ＱＩ　９のソースは、回路の接地電位（第２の終端電圧
供給点）に結合される。これらのＭＯＳＦＥＴＱ？及び
Ｑ１９のドレインは共通結合され、さらにバスＢＵＳの
対応する信号線ＢＯ等に結合される。ＭＯＳ　Ｆ　Ｅ　
’ｒ　Ｑ　７のゲートには、アンドゲート回路ＡＧｌの
出力信号が供給され、ＭＯＳＦＥＴＱＩ　９のゲートに
は、オアゲート回路ＯＧ１の出力信号が供給される。

アンドゲート回路ＡＧＩの一方の入力端子には、ナント
ゲート回路ＮＡＧ１の出力信号が供給され、その他方の
入力端子には、対応するレベル判定回路ずなわち内部入
カデータｄｉｌＯ等が供給される。また、オアゲート回
路ＯＧ１の一方の入力端子には、ノアゲート回路Ｎ０Ｇ
１の出力信号が供給され、その他方の入力端子には、対
応する内部入力データｄｉｌＯ等が供給される。

この実施例において、出力ＭＯＳＦＥＴＱ６及びＱ１８
は比較的大きなフンダクタンスを持つことが必要とされ
、このために例えば半導体基板面に平行して形成される
複数の素子を櫛状に並列結合することによって構成され
る。ＭＯＳＦＥＴＱ７及びＱ１９は、バスＢｕｓを構成
する信号線ＢＯ等の特性インピーダンスに相当する抵抗
値を持つように設計され、これらを構成する素子は、対
応する出力ＭＯＳＦＥＴＱ６及びＱ１０を構成する複数
の素子と平行して形成される。

出力制御信号φｏｓがハイレベルとされ出カバソファＯ
Ｂが活性状態とされるとき、ナントゲート回路ＮＡＧ１
の出力信号は、対応する内部出力データｄｏｌＯ等がハ
イレベルであることを条件に、選択的にロウレベルとさ
れる。これにより、出力ＭＯＳＦＥＴＱ６がオン状態と
され、対応する信号線ＢＯ等には、回路の電源電圧Ｖｃ
ｃのようなハイレベルが送出される。このとき、アンド
ゲート回路ＡＧＩの出力信号は、対応する内部入力デー
タｄｉ　１０等の論理レベルに関係なくロウレベルとさ
れ、これによってＭＯＳＦＥＴＱ７はオン状態とされる
。

同様に、出力制御信号φｏｓがハイレベルとされ出力バ
ッファＯＢが活性状態とされるとき、ノアゲート回路Ｎ
０Ｇ１の出力信号は、対応する内部出力デークｄｏｌＯ
等がロウレベルであることを条件に、選択的にハイレベ
ルとされる。これにより、出力ＭＯＳＦＥＴＱＩ　８が
オン状態となり、対応する信号線ＢＯ等には回路の接地
電位のようなロウレベルが送出される。このとき、オア
ゲート回路ＯＧＩの出力信号は、対応する内部入力デー
タｄＬ１０等の論理レベルに関係なくハイレベルとされ
、これによってＭＯＳＦＥＴＱ１９はオン状態とされる
。

一方、出力制御信号φＯｅがロウレベルとされ出力バッ
ファＯＢが不活性状態とされるとき、ナントゲート回路
ＮＡＧ１の出力信号は、対応する内部出力データｄｏｌ
ｏ等の論理レベルに関係なくハイレベルとされる。この
ため、アンドゲート回路ＡＧＩの出力信号が、対応する
内部入力データｄｉｌＯがロウレベルであることを条件
に、選択的にロウレベルとされる。このとき、出力ＭＯ
ＳＦＥＴＱ６及びＱ１８はともにオフ状態のままとされ
、代わってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７がオン状態と
される。これにより、対応する信号線ＢＯ等は、ＭＯＳ
ＦＥＴＱ７を介して、伝達される信号のハイレベルに近
接した終端電圧つまり回路の電源電圧Ｖｃｃに結合され
るゆその結果、信号線ＢＯ等のインピーダンス整合を保
持しつつ、ＭＯＳＦＥＴＱ７を介して流される電流が抑
制される。

同様に、出力制御信号φＯｅがロウレベルとされ出力バ
ッファＯＢが不活性状態とされるとき、ノアゲート回路
Ｎ０Ｇｌの出力信号は、対応する内部出力データｄｏｌ
Ｏ等の論理レベルに関係なくロウレベルとされる。この
ため、オアゲート回路ＯＧＩの出力信号が、対応する内
部入力データｄｉ１０７！Ｎハイレベルであることを条
件に、選択的にハイレベルとされる。このとき、出力Ｍ
ＯＳＦＥＴＱ６及びＱ１８はともにオフ状態のままとさ
れ、代わってＭＯＳＦＥＴＱＩ　９がオン状態とされる
。これにより、対応する信号＆ｌ１ｔＢＯ等は、ＭＯＳ
ＦＥＴＱＩ　９を介して、伝達される信号のロウレベル
に近接した終端電圧つまり回路の接地電位に結合される
。その結果、信号線ＢＯ等のインピーダンス整合を保持
シつつ、ＭＯＳＦＥＴＱ１９を介して流される電流が抑
制される。

以上のように、この実施例の終端回路は、対応する出カ
バソファＯＢ　ｌ　Ｏ等と一体化して構成され、実質的
に終端抵抗として作用するＭＯ５ＦＥＴＱ？及びＱ１０
の素子は、出力ＭＯＳＦＥＴＱ６及びＱ１８を構成する
複数の櫛状素子とそれぞれ平行して形成される。つまり
、この実施例の終端回路は、従来の出カバ７フア０ＢＩ
Ｏ等に対してＭＯＳ　Ｆ　ＥＴＱ　７及びＱ１９ならび
にアンドゲート回路ＡＧＩ及びオアゲート回路ＯＧＩを
追加するだけで、容易に構成でき、上記複数の実施例と
同様な効果を得ることができるものとされる。

なお、この実施例では、出力切り換え時、終端抵抗に貫
通電流が流れるが、アンドゲート回路ＡＧｌ及びオアゲ
ート回路ＯＧＩをさらに複雑なゲート回路により構成す
ることで、これを防止することができる。

以上の複数の実施例に示されるように、この発明を高速
ディジタルシステム等に含まれるバスの終端回路に通用
することで、次のような作用効果が得られる。すなわち
、（１）終端回路を、信号線を介して伝達される信号の論
理レベルを識別するレベル判定回路と、信号線ト上記信
号のハイレベル及びロウレベルに近接した電位とされる
第１及び第２の終端電圧供給点との間にそれぞれ設けら
れ上記レベル判定回路の出力信号に従って選択的に有効
とされる第１及び第２の抵抗手段とを基本として構成す
ることで、信号線が対応する終端抵抗を介して結合され
るべき終端電圧供給点の電位を、信号の論理レベルに近
接した二つの電位に選択的に切り換えることができると
いう効果か得られる。

（２）上記（１）項により、ｆＲ号線を介して伝達され
る信号の反射及びリンギング等を抑制しつつ、終端抵抗
による無駄な電力消費を削減できるという効果が得られ
る。

（３）上記（１１項及び（２）項により、終端回路の発
熱量を抑え、終端回路を上記信号線に結合されるデバイ
スと共通の半導体基板上に形成できるという効果が得ら
れる。

（褐上記（１１項〜（３）項により、終端回路を含む高
速ディジタルシステム等の動作を安定化しつつ、低消費
電力化を図り、その実装効率を高めることができるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しないＭ囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
°ζ、遅延回路ＤＬＩ及びＬ）Ｌ２は、１個の遅延回路
に共通化してもよい、また、ＭＯＳＦＥＴＱＩは、その
ゲート入力が反転されることを条件に、ＮチャンネルＭ
ＯＳＦＥＴに置き換えることができる。第１図と第２図
ならびに第４図ないし第６図において、信号線ＢＯ〜Ｂ
ｎを介して伝達される信号のハイレベルがその受信端で
回路の＠源電圧Ｖｃｃに達しない場合、終端電圧ＶＴの
電位は、対応する所定の中間電位に設定してもよい、ま
た、各信号線を介し゛ζ伝達される（Ｍ　に）の論理レ
ベルを識別するためのレベル判定回路は、入力バッファ
と独立して設けてもよい、第４図に含まれるＭＯＳＦＥ
ＴＱＩ　４は、直列形態の複数のＭ　ＯＳ　ＦＥ　’１
”に置き換えることで、そのレベルシフト量をｔｉｖ整
できる。第８図において、信号線は、特にバス形態を採
る必要はないし、これらを介して伝達される１８号のレ
ベルは、’Ｉ’　Ｔ　Ｌレベルでなくてもよい、また、
終端回路は、デバイスを特定して設けてもよい。デバイ
スＤＶＩ〜ＤＶｍは、１（１ｉｌ又は複数個の半導体基
板上にまとめて配置してもよい、さらに、第１図及び第
２図ならびに第４図ないし＠７図に示される終端回路の
具体的な回路構成や第８図に示される高速ディジタルシ
ステムの接続構成ならびに電源電圧及び制御信号の組み
合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高速ディジタルシス
テムの終端回路に通用した場合について説明したが、そ
れに限定されるものではなく、例えば、終端回路として
単体で構成されるものや同様なバス及び終端回路を含む
各種望積回路装置にも通用できる０本発明は、少なくと
もディジタル信号を伝達する信号線に供される終端回路
ならびにこのような終端回路を含むディジタル装置に広
く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、終端回路を、信号線を介して伝達される
信号の論理レベルを識別するレベル判定回路と、信号線
と上記信号のハイレヘル及びロウレベルに近接した電位
とされる第１及び第２の終端電圧供給点との間にそれぞ
れ設けられ上記レベル判定回路の出力信号に従って選択
的に有効とされる第１及び第２の抵抗手段とを基本とし
て構成することで、受信端における上記信号の反射及び
リンギング等を抑制しつつ、終端抵抗による無駄な電力
消費を削減できる。これにより、終端回路の発熱量を抑
え、終端回路を信号線に結合されるデバイスと共通の半
導体基板上に形成できる。その結果、終端回路を含む高
速ディジタルシステム等の低消費電力化を図り、その実
装効率を高めることができる。

【図面の簡単な説明】

第１図は、この発明が適用された終端回路の第１の実施
例を示す回路図、第２図は、この発明が通用された終端回路の第２の実施
例を示す回路図、第３図は、第１図の終端回路及び周辺部の一実施例を示
す信号波形図、第４図は、この発明が通用された終端回路の第３の実施
例を示す回路図、第５図は、この発明が通用された終端回路の第４の実施
例を示す回路図、第６図は、この発明が通用された終端回路の第５の実施
例を示す回路図、第７図は、この発明が通用された終端回路の第６の実施
例を示す回路図、第８図は、この発明が通用された終端回路を含むディジ
タルシステムの一実施例を示す接続図、第９図は、従来
のディジタルシステムの一例を示す接続図である。ＢＬＪＳ・・・バス、ＤＶＩ〜ＤＶｍ・・・デバイス、
ＴＣ，ＴＣｌ　０〜ＴＣ１ｎないしＴＣｍＯ〜ＴＣｍｎ
　−−−終端回路、Ｉ　Ｂ　１０〜Ｉ　Ｂ　Ｉ　ｎない
しｌ　ＢｍＯ〜■ｆ３ｍｎ・・・入力バッファ、０Ｂ１
０〜０ＢｌｎないしＯＢｍＯ〜ＯＢｍｎ　−・・出カバ
ソファ会ＤＬＩ〜ＤＬＩＩ・・・遅延回路、Ｒ１−Ｒ６・・・抵
抗、Ｑｌ〜Ｑ７・・・ＰチャンネルＭＯＳＦＥＴ、Ｑｌ
　１〜Ｑ１９・・・Ｎチャンネル間Ｏ３ＦＥＴ、Ｎｌ−
Ｎ２・・・インバータ回路、ＮＡＧｌ・・・ナントゲー
ト回路、Ｎ０ＧＩ・・・ノアゲート回路、ＡＧＩ・・・
アンドゲート回路、ｏＧ　ｌ　・・オアゲート回路。

Claims

【特許請求の範囲】１、信号線と所定の終端電圧供給点との間に設けられる
抵抗手段を具備し、上記終端電圧供給点の電位が実質的
に上記信号線を介して伝達される信号のレベルに応じて
選択的に切り換えられることを特徴とする終端回路。２、上記抵抗手段は、上記信号線と上記信号のハイレベ
ルに近接した電位とされる第１の終端電圧供給点との間
に設けられる第１の抵抗手段と、上記信号線と上記信号
のロウレベルに近接した電位とされる第２の終端電圧供
給点との間に設けられる第２の抵抗手段とからなるもの
であって、上記終端回路は、さらに、上記信号のレベル
を識別するレベル判定回路と、上記第１又は第２の抵抗
手段とそれぞれ直列形態に設けられ上記レベル判定回路
の出力信号に従って相補的にオン状態とされる第１及び
第２のスイッチ手段を具備するものであることを特徴と
する特許請求の範囲第１項記載の終端回路。３、上記第１及び第２のスイッチ手段は、ＭＯＳＦＥＴ
により構成されるものであり、上記第１及び第２の抵抗
手段は、対応する上記ＭＯＳＦＥＴのコンダクタンスに
より実現されるものであって、上記終端回路は、上記信
号を入力又は出力する装置と共通の半導体基板上に形成
されるものであることを特徴とする特許請求の範囲第１
項又は第２項記載の終端回路。