JPH03115998U - - Google Patents

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JPH03115998U
JPH03115998U JP2331590U JP2331590U JPH03115998U JP H03115998 U JPH03115998 U JP H03115998U JP 2331590 U JP2331590 U JP 2331590U JP 2331590 U JP2331590 U JP 2331590U JP H03115998 U JPH03115998 U JP H03115998U
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JP
Japan
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address
switching
dram
accessing
delayed
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JP2331590U
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Description

【図面の簡単な説明】
第1図は本考案のアドレス切替回路の一実施例
を示す回路図。第2図は第1図の回路図によると
ころのタイミングチヤート。第3図は従来のアド
レス切替回路を示す回路図。第4図は従来のアド
レス切替回路のタイミングチヤート。第5図は本
考案中の遅延回路の回路図。第6図は本考案の他
の実施例を示す回路図。 1……DRAM、2……DRAMアドレスバス
、3……システムアドレスバス、4……マルチプ
レクサ、5……RAS、6……CAS、7……M
PX、8……OE、9……WE、10……データ
バス、11……遅延回路、12……MPX−1、
13……DRAMアドレスバス1、14……イン
バータ、15……抵抗、16……コンデンサ。

Claims (1)

    【実用新案登録請求の範囲】
  1. DRAM(ダイナミツク・ランダム・アクセス
    メモリ)のアクセスの行う際のロウアドレス、カ
    ラムアドレスを切替える時、そのアドレスを分割
    し切替えるタイミングを遅延させたことを特徴と
    するアドレス切替回路。
JP2331590U 1990-03-08 1990-03-08 Pending JPH03115998U (ja)

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JP2331590U JPH03115998U (ja) 1990-03-08 1990-03-08

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JP2331590U JPH03115998U (ja) 1990-03-08 1990-03-08

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JPH03115998U true JPH03115998U (ja) 1991-12-02

Family

ID=31526305

Family Applications (1)

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JP2331590U Pending JPH03115998U (ja) 1990-03-08 1990-03-08

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