JPH03113549A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、共有メモリを備えたマルチプロセッサシステ
ムにおけるキャッシュ制御装置に関する。

（従来の技術） キャッシュとは、主記憶装置と演算装置との間に設けら
れた、アクセス速度の速い記憶装置である。演算装置は
、主記憶装置から使用頻度の高いデータを、予めキャッ
シュ上に転送しておき、できるだけキャッシュのみを参
照して処理を行なえるようにしている。キャッシュと主
記憶装置との間のデータの転送は、ハードウェアにより
自動的に行なわれる。

一方、演算装置がデータの更新を行なうときは、主記憶
装置上のデータを直接更新する方式と、キャッシュ上の
データのみを更新し、主記憶装置上のデータの更新は行
なわない方式がある。

後者の方式をコピーバック方式という。このようなコピ
ーバック方式をマルチプロセッサシステムに適用するに
は、以下に述べるような工夫が必要であった（例えば、
Ｊ、　Ｒ，Ｇｏｏｄｍａｎ、“Ｕｓｉｎｇ　ｃａｃｈｅ
ｍｅｍｏｒｙ　ｔｏ　　ｒｅｄｕｃｅ　ｐｒｏｃｅｓｓ
ｏｒ−ｍｅｍｏｒｙ　ｔｒａｆｆｉｃ、”Ｐｒｏｃ、ｏ
ｆ　　ｔｈｅ　　１０ｔｈ　　Ｉｎｔ、Ｓｙｍｐ、ｏｎ
　　ＣｏｍｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕｒｅ、　Ｉ
ＥＥＥ、　１９８３参照）。

第２図は、従来のコピーバック方式のキャッシュ制御装
置を備えたマルチプロセッサシステムの構成を示すブロ
ック図である。

図示のシステムは、パスライン２に接続された、複数の
プロセッサｌ及び６と、主記憶装置である共有メモリ３
とから成る。

プロセッサ１及び６は、それぞれ共有メモリ３上のデー
タをアクセスして処理する。各プロセッサ１及び６は、
それぞれキャッシュ４及び７を備えている。これらのキ
ャッシュ４及び７は、それぞれパスライン２に接続され
ている。

共有メモリ３は、ランダム・アクセス・メモリ（ＲＡＭ
）等から成り、プログラム命令やデータを記憶している
。

次に、このようなマルチプロセッサシステムの動作を説
明する。

［参照時］ 例えば、プロセッサｌが共有メモリ３上のデータを参照
しようとする場合には、キャッシュ４上に該当するデー
タがあるかどうかを調べる。該当するデータがキャッシ
ュ４上にある場合（以下、ヒツトという）、プロセッサ
ｌは、そのキャッシュ４上のデータを参照する。該当す
るデータがキャッシュ４上にない場合（以下、ミスヒツ
トという）、プロセッサｌは、共有メモリ３上のデータ
を参照する。

［更新時］ プロセッサ１が共有メモリ３のデータを更新しようとす
る場合にも、キャッシュ４上に該当するデータがあるか
どうかを調べる。キャッシュ４がヒツトしたときは、キ
ャッシュ４上のデータのみを更新する。キャッシュ４が
ヒツトしなかったときは、共有メモリ３上のデータを更
新する。

以上のようなコピーバック方式のキャッシュ制御装置の
利点は、以下のようなものである。

第１に、キャッシュ４がヒツトした場合には、データの
参照の場合だけでなく、データの更新の場合にも、プロ
セッサ１が共有メモリ３をアクセスすることがない。従
って、プロセッサ１は、アクセス速度の速いキャッシュ
４のみをアクセスでき、処理速度の向上を図ることがで
きる。

第２に、キャッシュ４がヒツトした場合には、共有メモ
リ３がアクセスされないので、パスライン２の負荷が軽
減できる。従って、より多くのプロセッサをパスライン
に接続することができ、システム全体の性能の向上を図
ることができる。

ところで、コピーバック方式のキャッシュ制御装置には
、次のような不具合がある。即ち、第２図に示すように
、一方のプロセッサ１でキャッシュ４がミスヒツトとな
った場合、該当するメモリブロック５を共有メモリ３か
ら読出そうとする。このとき、他のプロセッサ６のキャ
ッシュ７がそのメモリブロック５に対応するキャッシュ
ブロック８を有しているときは、コピーバック方式のた
め、そのキャッシュブロック８のみを更新しており、メ
モリブロック８は、更新していない場合がある。

この場合、そのメモリブロック８への読出し要求に対し
て、与えられるべきデータは、共有メモリ３上のメモリ
ブロック５でなく、他のプロセッサ６のキャッシュ７上
で更新されたデータである。

そこで、各プロセッサ１及び６は、パスライン２上の他
のプロセッサ６による共有メモリ３の読出し要求を常に
監視するようにしている。そして、他方のプロセッサ６
のキャッシュ７内でのみ更新したメモリブロック８への
読出し要求が一方のプロセッサｌからあった場合には、
共有メモリ３からの応答を抑え、そのキャッシュブロッ
ク８のデータをパスライン２上に応答する。

この方式を具体的に実現するために、プロセッサのハー
ドウェアの構成は、以下のようになっている。

第３図は、プロセッサの内部のハードウェア構成の一例
の詳細を示すブロック図である。

図示のプロセッサ９は、演算装置１２と、キャッシュ１
１と、選択器１３等から成る。

図において、プロセッサ９は、パスライン２上のメモリ
読出し要求を常に経路１０を介して受取る。そして、自
身のキャッシュ１１を参照し、該当するメモリブロック
をキャッシュｌｌ内で保持し、かつ更新しているかを検
査する。このとき、演算装置１２もキャッシュ１１を参
照するので、選択器１３によって、キャッシュ１１への
参照要求の選択を行なう。経路１０と、演算装置１２か
らのキャッシュ参照が同時に起きた場合には、選択器１
３により所定の優先順位に従って逐次的に処理する。

第４図は、プロセッサの内部のハードウェア構成の他の
例の詳細を示すブロック図である。

図示のプロセッサ１４は、演算装置２００と、複数のデ
ィレクトリを持つキャッシュ１５等から成る。

図において、プロセッサ１４のキャッシュ１５は、対応
するメモリアドレス等の情報を保持するディレクトリ１
６及び１７と、データ自体を保持するデータアレイ１８
とから成る。ディレクトリ１６及び１７については、内
容が同じになっている。そして、ディレクトリ１６は、
経路１９を介して、パスライン２上のメモリ読出し要求
の監視専用とする。そして、ディレクトリ１７は、演算
装置２００からのキャッシュ参照専用とする。従って、
第３図の方式とは異なり、演算装置２００と、経路１９
とからのキャッシュ参照を同時に処理することができる
。

（発明が解決しようとする課題） しかしながら、上述した従来の装置には、次のような問
題点があった。

第３図の方式では、キャッシュ１１の参照が選択器１３
により逐次的に行なわれるので、キャッシュ１１の参照
が同時に起きた場合、一方の参照は待たされるため、シ
ステム全体の処理速度が遅くなるという問題があった。

一方、第４図の方式では、キャッシュ１５がディレクト
リ１６及び１７を複数持つので、ハードウェアの量が多
くなるという問題があった。

本発明は以上の点に着目してなされたもので、マルチプ
ロセッサシステムにおいて、システム全体の処理速度の
低下及びハードウェアの量の増加を軽減することにより
、コストパーフォマンスの向上を図ったキャッシュ制御
装置を提供することを目的とするものである。

（課題を解決するための手段） 本発明のマルチプロセッサシステムは、複数のプロセッ
サと、共有メモリとを備えたマルチプロセッサシステム
におけるコピーバック方式のキャッシュ制御装置におい
て、前記共有メモリの参照の際に、命令の参照かデータ
の参照かを識別するための命令データ識別手段と、前記
各プロセッサが、他のプロセッサのキャッシュによる命
令の参照の場合は、その参照要求を受取らないようにす
るキャッシュ制御部とを備え、前記各プロセッサで実行
されるプログラムは、当該プロセッサあるいは他のプロ
セッサで実行中のプログラムの命令を書き換えないとい
うソフトウェア上の制約を設けたことを特徴とするもの
である。

（作用） 上述した装置においては、一方のプロセッサで実行され
るプログラムは、当該一方のプロセッサあるいは他方の
プロセッサで実行中のプログラムの命令を書き換えない
というソフトウェア上の制約により、あるプロセッサが
共有メモリから命令を読出す場合には、他のプロセッサ
は、自身のキャッシュの内容を参照しない。従って、あ
るプロセッサは、共有メモリから直接、命令を読出す。

これにより、他のプロセッサは、あるプロセッサがメモ
リから命令を読出す際に何等の処理も行なわなくて済む
。この結果、マルチプロセッサシステム全体の処理速度
の向上を図ることができる。

一方、あるプロセッサがメモリからデータを読出す場合
には、これに伴い、従来と同様に、他のプロセッサは、
自身のキャッシュの内容を参照する。そして、他のプロ
セッサでキャッシュがヒツトした場合には、あるプロセ
ッサは、共有メモリから直接、データを読出さず、当該
他のプロセラ　０ サのキャッシュからデータを読出す。

このようにして、第１図に示すように、第３図と同様の
単一のディレクトリ部のみを持つキャッシュでありなが
ら、命令の読出し時には、第４図に示すようなディレク
トリ部を複数持つキャッシュと同様の処理速度がもたら
される。従って、データに対し、命令の数が多いプログ
ラムについては、簡単な構成のハードウェアで処理能力
を向上でき、マルチプロセッサシステムのコストパアフ
ォーマンスの向上を図ることができる。

（実施例） 第１図は、本発明のキャッシュ制御装置を備えたマルチ
プロセッサシステムの構成を示すブロック図である。

図示のシステムは、パスライン２に接続された、プロセ
ッサ２０及び２０’　と、共有メモリ３とから成る。

パスライン２は、命令データ識別手段である信号線２９
を備えている。信号線２９は、信号線２８によってキャ
ッシュ２２に接続されている。

また、キャッシュ２２と演算装置２１との間には、信号
線２３が接続されている。

信号線２８は、演算装置２１がキャッシュ２２を参照す
る時に、その参照が命令についてのものかデータについ
てのものかを指示するものである。この指示は、信号線
２３及び２８を介して信号線２９に送られる。

プロセッサ２０及び２０′は、全く同様の構成であるの
で、プロセッサ２０の構成についてのみ説明し、プロセ
ッサ２０′の構成については同一部分に同一の符号を付
し、重複する説明を省略する。

プロセッサ２０は、演算装置２１と、キャッシュ２２と
、選択器２４と、キャッシュ制御部２６と、ゲート２７
とから成る。

演算装置２１は、キャッシュ２２又は共有メモリ３から
プログラム命令を逐次読出ず。演算装置２１は、このプ
ログラム命令に従って、キャッシュ２２又は共有メモリ
３から読出したデータの演算処理を行なう。

キャッシュ２２は、アクセス速度の速いランダム・アク
セス・メモリ等から成り、共有メモリ３上の命令やデー
タの一部であるメモリブロックを読出して記憶する。

選択器２４は、演算装置２１からのアドレス信号又は他
のプロセッサ２０′からパスライン２を介して供給され
るアドレス信号を選択してキャッシュ２２に供給する。

キャッシュ制御部２６は、選択器２４及びゲート２７の
動作を制御するものである。このキャッシュ制御部２６
は、信号線２９を介して他のプロセッサ２０′による参
照が命令かデータかの情報を受け、これにより、命令の
参照が識別されたときは、その参照要求を受取らないよ
うにする。

ゲート２９は、キャッシュ２２からパスライン２へのデ
ータの送出を制御するものである。

また、以上のように構成したシステムにおいて、実行さ
れるプログラムについては、そのプログラムの命令ある
いは実行中の他のプログラムの命令を書き換えないとい
う制約が設けられてい　３ る。この制約により、プロセッサは、実行中の命令や、
他のプロセッサで実行中の命令を書き換えることはない
。命令を書き換えるとは、例えば、アセンブリ言語にお
いて、命令をデータと同様に数値と見なし、プログラム
の実行中にこの命令を変更して別の演算を行なわせてい
くようにすることをいう。従って、プログラムの命令列
を書き換えないという制約を設けるとは、このような命
令の書き換えの手法を用いずに、各命令が特定の演算の
みを行なうようにプログラムを作成するように制約を設
けるということである。このような制約は、容易に実現
することが可能なものであることは、明かである。

次に、上述した装置の動作を説明する。

まず、演算装置２１がキャッシュ２２を参照する場合、
命令かデータかの区別を信号線２３によりキャッシュ２
２に通知する。次に、キャッシュ制御部２６は、選択器
２４において演算装置２１からのキャッシュ２２の参照
を選択する。この結果、キャッシュ２２がミスヒツトし
た場合、　４ キャッシュ制御部２６は、次の処理を行なう。

まず、キャッシュ制御部２６は、信号線２８により、メ
モリ参照に　、ける命令及びデータの区別を示す。当然
、この信号線２８上のデータ値は、先に信号線２３によ
り演算装置２１がキャッシュ２２に与えたものと同じで
ある。そして、アドレヌ情報をパスライン２上に送出し
て、メモリ参照を行なう。

他方のプロセッサ２０’は、パスライン２上を流れる上
記プロセッサ２０からのメモリの参照要求については、
次のように動作する。

まず、キャッシュ制御部２６′は、信号線２９上のデー
タ値を調べ、それが、共有メモリ３上の命令の参照要求
であるならば、なんら動作せず、この結果、ゲート２７
は開かれない。即ち、前述のプログラムに課した制約に
より、他方のプロセッサ２０′では、自身のキャッシュ
２２′内で上記一方のプロセッサ２０の命令を書き換え
ていることはないので、上記一方のプロセッサ２０によ
る命令についての共有メモリ３の参照では、当該他方の
プロセッサ２０’はキャッシュ２２′の参照を行なう必
要はない。従って、上記一方のプロセッサ２０は、直ち
に共有メモリ３を参照できる。従って、プロセッサ２０
の処理速度が速くなる。また、プロセッサ２０′では、
プロセッサ２０の命令参照に伴う処理は、行なう必要が
なくなり、その分他の処理を行なうことができるから、
処理能力が向上する。

以上のようにして、マルチプロセッサシステム全体の性
能の向上が図られる。

一方、他方のプロセッサ２０′では、データについての
共有メモリ３への参照要求があるならば、選択器２４′
によって経路２５′からキャッシュ２２′への参照を行
なう。

そして、キャッシュ２２′は、キャッシュ２２′のヒツ
ト及びミスヒツトの判定結果を信号線３０′によってキ
ャッシュ制御部２６′に通知する。キャッシュ２２′が
ヒツトした場合には、キャッシュ制御部２６′は、ゲー
ト２７′を開いてデータをパスライン２上に送出する。

これによす、プロセッサ２０は、他のプロセッサ２０′
のキャッシュ２２′上でヒツトしたデータを参照する。

一方、キャッシュ２２′がミスヒツトした場合は、何も
行なわず、この結果、ゲート２７′は、開かれない。こ
れにより、プロセッサ２０は、共有メモリ３上のデータ
を参照する。

他方のプロセッサ２０′で、自身の演算装置２１からも
キャッシュ２２′の参照要求があり、これと、パスライ
ン２からのキャッシュ２２の参照要求が同時に起きた場
合には、選択器２４′で所定の優先順位に従って上述し
た処理が行なわれる。

以上は、プロセッサ２０が命令やデータを参照する場合
について述べたが、プロセッサ２０’が命令やデータを
参照する場合も上記と同様の処理が行なわれる。

尚、本発明は、上述した実施例に限定されるものではな
い。

即ち、上述した実施例においては、２つのプロセッサを
備えたマルチプロセッサシステムにおけ　７ るキャッシュ制御装置について、説明したが、本発明は
これに限らず、３つ以上の複数のプロセッサを備えたマ
ルチプロセッサシステムにも適用できるものである。

（発明の効果） 以上説明したように、本発明のキャッシュ制御装置は、
計算機上で実行するプログラムに実行中に命令を書き換
えないという制約を課した上で、あるプロセッサが共有
メモリから命令を読出そうとしている場合は、それにつ
いて他のプロセッサはキャッシュの内容を調べないよう
にしたので、次のような効果がある。

即ち、キャッシュの参照において、演算装置からの参照
と、パスラインからの参照とが同時に起きる確率が小さ
くなる。一般に、パスライン上のメモリ参照要求のうち
、命令についてのものが約半数程度を占める。この約半
数のメモリ参照要求について、他のプロセッサのキャッ
シュの内容を調べないのであるから、メモリ参照が同時
に生じた場合のシステムの性能の低下を約半分程度にで
　８ きる。従って、ハードウェア量を増やすことなく、第４
図に示すディレクトリを複数備えたものの性能に近い性
能をシステムにもたらすことができる。

【図面の簡単な説明】

第１図は本発明のキャッシュ制御装置を備えたマルチプ
ロセッサシステムの構成を示すブロック図、第２図は従
来のキャッシュ制御装置を備えたマルチプロセッサシス
テムの構成を示すブロック図、第３図は第２図に示すプ
ロセッサの内部構成の一例を示すブロック図、第４図は
第２図に示すプロセッサの内部構成の他の例を示すブロ
ック図である。 ２０．２０′・・・プロセッサ、 ２１．２１′・・・演算装置、 ２２．２２′・・・キャッシュ、 ２３．２３’　、２８．２８’　　２９．２９′・・・
信号線（命令データ識別手段）、２４．２４′・・・選
択器、 ２６．２６′・・・キャッシュ制御部、２７． ２７′ ・・・ゲート。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサと、共有メモリとを備えたマルチプロ
   セッサシステムにおけるコピーバック方式のキャッシュ
   制御装置において、 前記共有メモリの参照の際に、命令の参照かデータの参
   照かを識別するための命令データ識別手段と、 前記各プロセッサが、他のプロセッサのキャッシュによ
   る命令の参照の場合は、その参照要求を受取らないよう
   にするキャッシュ制御部とを備え、 前記各プロセッサで実行されるプログラムは、当該プロ
   セッサあるいは他のプロセッサで実行中のプログラムの
   命令を書き換えないというソフトウェア上の制約を設け
   たことを特徴とするキャッシュ制御装置。