JPH03108912A - Output circuit for current switching logic circuit - Google Patents

Output circuit for current switching logic circuit

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JPH03108912A
JPH03108912A JP24674789A JP24674789A JPH03108912A JP H03108912 A JPH03108912 A JP H03108912A JP 24674789 A JP24674789 A JP 24674789A JP 24674789 A JP24674789 A JP 24674789A JP H03108912 A JPH03108912 A JP H03108912A
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JP
Japan
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transistor
impedance element
circuit
output
current
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JP24674789A
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Japanese (ja)
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Hiroshi Katakura
洋 片倉
Makoto Yoshida
誠 吉田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

PURPOSE:To obtain an output circuit for a current switching logic circuit capable of improving the driving capability by means of high speed current switching by discharging a current discharged by transistors(TRs) connected in complementary drive through a TR connected separately. CONSTITUTION:An impedance element Z is connected in series between one conductor of a power supply and a 2nd TR Q22. Then a 3rd TR Q26 of the same conduction type as a 1st TR Q21 and driven at a higher driving threshold voltage than the steady-state voltage drop across the impedance element Z is connected in parallel with a 2nd TR Q22 and the impedance element Z. A control terminal of a 3rd TR Q26 connects to a connecting point between the 2nd TR Q22 and the impedance element Z and an input signal inputted from a control terminal of the 1st TR Q21 is outputted from an output terminal Tout. Thus, the driving capability is improved by the quickened current switching and simple circuit constitution is attained.

Description

【発明の詳細な説明】 〔概要〕 本発明は、非飽和形で電流切替制御を行う電流切替制御
理、回路の出力回路において、簡略な回路構成で電流切
替の高速化による駆動能力を向上させる電流切替形論理
回路の出力回路に関し、出力端子から流れる定常的消費
電流の放電時間を短くして電流切替の高速化による駆動
能力を向上させることのできる電流切替形論理回路の出
力回路を提供することを目的とし、 電源の2導体間に相補的に駆動するように第1のトラン
ジスタと第2のトランジスタとを直列接続し、該接続点
を出力端子として電流の入出力を制御する電流切替形論
理回路の出力回路において、上記電源の一導体と第2の
トランジスタとの間にインピーダンス素子を直列接続し
、上記第1のトランジスタと同じ導電型で且つ上記イン
ピーダンス素子による電圧降下値より高い駆動閾値電圧
で駆動する第3のトランジスタを上記第2のトランジス
タ及びインピーダンス素子に対して並列接続し、該第3
のトランジスタの制御端子を上記第2のトランジスタと
インピーダンス素子との接続点に接続し、上記第1のト
ランジスタの制御端子から入力される入力信号を上記出
力端子から出力する構成とする。
[Detailed Description of the Invention] [Summary] The present invention improves the drive capability by speeding up current switching with a simple circuit configuration in a current switching control system and circuit output circuit that performs current switching control in a non-saturated manner. Provided is an output circuit for a current switching type logic circuit, which can shorten the discharge time of a steady current consumption flowing from an output terminal and improve drive capability by speeding up current switching. This is a current switching type in which a first transistor and a second transistor are connected in series so as to be driven complementary to each other between two conductors of a power supply, and the connection point is used as an output terminal to control current input and output. In the output circuit of the logic circuit, an impedance element is connected in series between one conductor of the power supply and a second transistor, and has the same conductivity type as the first transistor and has a drive threshold higher than a voltage drop value due to the impedance element. A third transistor driven by a voltage is connected in parallel to the second transistor and the impedance element, and the third transistor is connected in parallel to the second transistor and the impedance element.
A control terminal of the transistor is connected to a connection point between the second transistor and the impedance element, and an input signal input from the control terminal of the first transistor is output from the output terminal.

〔産業上の利用分野〕[Industrial application field]

本発明は、非飽和形で電流切替制御を行う電流切替形論
理回路の出力回路において、簡略な回路構成で電流切替
の高速化による駆動能力を向上させる電流切替形論理回
路の出力回路に関する。
The present invention relates to an output circuit of a current switching type logic circuit that performs current switching control in a non-saturated manner and improves drive capability by speeding up current switching with a simple circuit configuration.

近年、計算機の大型化、計測器の計測精度向上の要請に
伴い、トランジスタの飽和を制限して遅延時間数の高速
化を行なう飽和形の論理回路と、蓄積電荷の影響をなく
して高速駆動する非飽和形の論理回路とが開発されてい
る。
In recent years, with the increase in the size of computers and the demand for improved measurement accuracy of measuring instruments, saturation type logic circuits that limit the saturation of transistors and increase the number of delay times, and high-speed drive by eliminating the influence of accumulated charge, have been developed. Non-saturated logic circuits have been developed.

特に上記非飽和形の電流切替形論理回路の出力回路は、
もともと高速化をねらいとして開発されたものであるが
、集積回路の著しい大規模化に基づ(熱的限界に起因す
る消費電力の制限や、信号配線の長配線化による出力負
荷の増大によって、電流切替制御が遅れることとなり、
駆動能力の高速化をさらに図る必要がある。
In particular, the output circuit of the above-mentioned non-saturated current switching type logic circuit is
It was originally developed with the aim of increasing speed, but due to the significant increase in the scale of integrated circuits (restrictions on power consumption due to thermal limitations and increased output load due to longer signal lines), Current switching control will be delayed,
It is necessary to further increase the speed of the driving capacity.

〔従来の技術〕[Conventional technology]

従来、この種の電流切替形論理回路の出力回路として「
集積回路の解析と設計」第186頁、モトローラ出版、
昭和44年4月1日発行及び特開昭56−58326号
公報に示されるものがある。
Conventionally, the output circuit of this type of current switching type logic circuit was
"Analysis and Design of Integrated Circuits", page 186, Motorola Publishing,
There is one disclosed in Japanese Patent Application Laid-Open No. 56-58326 published on April 1, 1971.

これらはいずれもバイポーラ論理回路の中で高速動作を
行なうエミッタ結合形論理回路(ECL回路)が使用さ
れており、これに対応する回路構成図を第4図に示す。
In all of these, an emitter-coupled logic circuit (ECL circuit) that operates at high speed is used in a bipolar logic circuit, and a circuit configuration diagram corresponding to this circuit is shown in FIG.

同図において従来の電流切替形論理回路の出力回路とし
て機能するエミッタフォロワ部(EF部)2は、制御用
の電流を供給するカレントスイッチ部(C8部)1に接
続され、電源の正の導体(GND)4と負の導体(VH
)5との間に相補的に駆動する第1及び第2のトランジ
スタQ21、Q2□を直列接続し、該第1及び第2のト
ランジスタQ21、Q22に対して第3のトランジスタ
Q23、ダイオードQ24、第4のトランジスタQ25
及び抵抗R21の直列接続回路を並列接続し、上記ダイ
オードQ の出力端と第2のトランジスタ”22のべ4 −ス端子とを接続し、上記カレントスイッチ部(C8部
)1からの供給電流を第1及び第2の各トランジスタQ
  SQ  のベース端子に入力し、123 上記第1及び第2のトランジスタQ  、Q  の接1
22 読点を出力端子T  として出力する構成である。
In the figure, an emitter follower section (EF section) 2 that functions as an output circuit of a conventional current switching type logic circuit is connected to a current switch section (C8 section) 1 that supplies a control current, and is connected to the positive conductor of the power supply. (GND) 4 and the negative conductor (VH
)5, first and second transistors Q21 and Q2□ which are driven complementary to each other are connected in series, and for the first and second transistors Q21 and Q22, a third transistor Q23, a diode Q24, Fourth transistor Q25
and a series connection circuit of resistor R21 are connected in parallel, and the output terminal of the diode Q and the base terminal of the second transistor "22 are connected, and the supply current from the current switch section (C8 section) 1 is connected. Each of the first and second transistors Q
input to the base terminal of SQ, and the connection 1 of the first and second transistors Q and Q
22 This is a configuration in which reading points are output as output terminals T.

ut 次に上記構成に基づ〈従来回路の動作について説明する
。まず、上記カレントスイッチ部(C8部)1の入力ト
ランジスタQolのベースにL 4Hレベルの信号が入
力された場合に、基準側トランジスタQo2はOFFと
なり、その出力信号としてHレベルの信号が第1及び第
3の各トランジスタQ  SQ  のベース端子に入力
され、該第1およ21  23 び第3の各トランジスタQ  、Q  がON状態と1
23 なる。この状態において第2のトランジスタQ22はO
FF状態を維持し、G N D 4−’ Q 21=出
力端子T  から負荷側へ電流が供給されて出力端子u
t T  の信号は“L”から“H”に立上ることとut なる。
ut Next, the operation of the conventional circuit will be explained based on the above configuration. First, when an L4H level signal is input to the base of the input transistor Qol of the current switch section (C8 section) 1, the reference side transistor Qo2 is turned OFF, and an H level signal is output as the first and It is input to the base terminal of each third transistor Q SQ , and the first and third transistors Q 1 and Q are in the ON state and 1
23 It becomes. In this state, the second transistor Q22 is
Maintaining the FF state, current is supplied from the output terminal T to the load side and the output terminal u
The signal at t T rises from "L" to "H" and becomes ut.

次に、上記カレントスイッチ部(C8部)1の入力トラ
ンジスタQ01のベースへの入力信号がH−Lに変化す
ると、第1及び第3の各トランジスタQ  、Q  が
OFF状態となると共に、第2123 のトランジスタQ22がON状態となる。この状態にお
いて出力端子T  から負荷側に蓄積された1lll 電荷が上記第2のトランジスタQ22を通して放電され
て出力端子T  の信号はH−+Lに立下る。
Next, when the input signal to the base of the input transistor Q01 of the current switch section (C8 section) 1 changes to HL, each of the first and third transistors Q 1 and Q becomes OFF state, and the 2123rd The transistor Q22 is turned on. In this state, 1llll charges accumulated on the load side from the output terminal T are discharged through the second transistor Q22, and the signal at the output terminal T falls to H-+L.

at このように、相補形エミッタフォロワ部(EF部)2に
より、負荷の信号を伝達するようにして出力駆動能力を
高めると共に、第1及び第2の各トランジスタQ  S
Q  を相補的に駆動させることに122 より出力の立ち上がりと同様に立ち下がりについでもエ
ミッタフォロワ効果を期待することができる。
At In this way, the complementary emitter follower section (EF section) 2 increases the output driving capability by transmitting the load signal, and also increases the output driving capability of each of the first and second transistors Q S
By driving Q in a complementary manner, an emitter follower effect can be expected on the falling edge of the output as well as on the rising edge of the output.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来の電流切替形論理回路の出力回路は以上のように構
成されていた。しかし、集積回路の集積度が高まるに従
って、熱的限界による消費電力の制限が強まり、また信
号配線の長配線化による出力負荷が増大したので、出力
信号の立ち下がり時にエミッタフォロワ(EF部)に定
常的消費電流が長時間流れ続けることとなり、電流切替
動作が遅れて駆動能力が低下するという課題を有してい
た。
The output circuit of a conventional current switching type logic circuit was constructed as described above. However, as the degree of integration of integrated circuits has increased, power consumption has become more restricted due to thermal limitations, and the output load has increased due to longer signal lines. The problem is that the steady current consumption continues to flow for a long time, and the current switching operation is delayed, resulting in a reduction in driving ability.

即ち、上記消費電力の制限からエミッタフォロワ部(E
F部)の定常的消費電流を削減することが望まれるもの
であるが、相補的にトランジスタを接続されたエミッタ
フォロワ回路においては、定常的消費電流の削減が相補
的に接続された出力段のトランジスタ(第2のトランジ
スタQ22)におけるベース・プルダウン電流を減じる
こととなることから、特に相補的に接続された下側のト
ランジスタ(第2のトランジスタQ22)の出力プルダ
ウン能力不足を招くこととなる。
That is, due to the power consumption limit mentioned above, the emitter follower section (E
It is desirable to reduce the steady current consumption of the F part), but in an emitter follower circuit in which the transistors are connected in a complementary manner, the reduction in the steady current consumption is due to the reduction in the steady current consumption in the complementary connected output stage. Since the base pull-down current in the transistor (second transistor Q22) is reduced, the output pull-down ability of the complementary connected lower transistor (second transistor Q22) will be insufficient.

本発明は上記課題を解決するためになされたもので、相
補的に駆動するように接続されたトランジスタにて放電
する電流を別途接続されたトランジスタにより放電する
ことにより、出力端子から流れる定常的消費電流の放電
時間を短くして電流切替の高速化による駆動能力を向上
させることのできる電流切替形論理回路の出力回路を提
供することを目的とする。
The present invention has been made to solve the above problems, and by discharging the current discharged by the transistors connected to drive complementary to each other by the separately connected transistor, the steady consumption flowing from the output terminal is reduced. It is an object of the present invention to provide an output circuit for a current switching type logic circuit that can shorten the current discharge time and improve the driving ability by speeding up current switching.

〔課題を解決するための手段〕[Means to solve the problem]

第1図は本発明の原理説明図である。 FIG. 1 is a diagram explaining the principle of the present invention.

同図において、電源の2導体間に相補的に駆動するよう
に第1のトランジスタQ21と第2のトランジスタQ2
□とを直列接続し、該接続点を出力端子T  として電
流の入出力を制御する電流切替ut 形論理回路の出力回路において、上記電源の一導体と第
2のトランジスタQ22との間にインピーダンス素子Z
を直列接続し、上記第1のトランジスタQ21と同じ導
電型で且つ上記インピーダンス素子Zによる定常時の電
圧降下値より高い駆動閾値電圧で駆動する第3のトラン
ジスタQ26を上記第2のトランジスタQ22及びイン
ピーダンス素子Zに対して並列接続し、該第3のトラン
ジスタQ26の制御端子を上記第2のトランジスタQ2
2とインピーダンス素子Zとの接続点に接続し、上記第
1のトランジスタQ21の制御端子から入力される入力
信号を上記出力端子T  から出力する構成とu するものである。
In the same figure, a first transistor Q21 and a second transistor Q2 are driven complementary to each other between two conductors of the power supply.
□ are connected in series and the connection point is used as an output terminal T to control current input/output. Z
are connected in series, and a third transistor Q26, which has the same conductivity type as the first transistor Q21 and is driven at a driving threshold voltage higher than the steady state voltage drop value due to the impedance element Z, is connected to the second transistor Q22 and the impedance. The third transistor Q26 is connected in parallel to the element Z, and the control terminal of the third transistor Q26 is connected to the second transistor Q2.
2 and the impedance element Z, and the input signal input from the control terminal of the first transistor Q21 is output from the output terminal T2.

〔作用〕[Effect]

本発明においては、相補的に駆動するように接続された
1組のトランジスタにインピーダンス素子を接続し、該
インピーダンス素子の定常時の電圧降下値より高い駆動
閾値電圧で駆動するトランジスタを上記トランジスタに
並列接続することにより、負荷に蓄積された電荷を特に
上記複数のトランジスタの放電経路で放電できることと
なり、電流切替の高速化による駆動能力を向上させ、簡
略な回路構成とすることができる。
In the present invention, an impedance element is connected to a pair of transistors that are connected to be driven complementary to each other, and a transistor that is driven at a driving threshold voltage higher than the voltage drop value of the impedance element in a steady state is connected in parallel to the transistor. By connecting them, the charges accumulated in the load can be discharged, especially through the discharge paths of the plurality of transistors, and the driving ability can be improved by speeding up current switching, and the circuit configuration can be simplified.

〔実施例〕〔Example〕

以下、本発明の一実施例を第2図に基づいて説明する。 Hereinafter, one embodiment of the present invention will be described based on FIG. 2.

この第2図に本実施例に係るバイポーラトランジスタを
用いた電流切替形論理回路の出力回路の構成図を示す。
FIG. 2 shows a configuration diagram of an output circuit of a current switching type logic circuit using bipolar transistors according to this embodiment.

同図において、本実施例回路は、カレントスイッチ部(
C8部)1に接続されるエミ゛ツタフォワロ部(EF部
)2.3として構成され、以下このエミッタフォロワ部
(EF部)2について説明する。
In the figure, the circuit of this embodiment has a current switch section (
It is configured as an emitter follower section (EF section) 2.3 connected to C8 section) 1, and this emitter follower section (EF section) 2 will be explained below.

この本実施例回路としてのエミッタフ中ロワ部(EF部
)2は、正の導体(GND)4と負の導体(、−V 、
、)との間に相補的に駆動するようにNPN形の第1の
トランジスタQ21とPNP形の第2のトランジスタQ
22とを直列接続し、該第2のトランジスタQ22のコ
レクタ端子と負の導体(−V 、、)との間に抵抗R2
゜を接続し、上記第1、第2の各トランジスタQ  S
Q  及び抵抗R22の21   22 直列回路に対してNPN形の第4のトランジスタQ 1
ダイオードQ  5NPN形の第5のトラン324 シスタQ 及び抵抗R21の直列回路を並列接続し、5 上記抵抗R2゜の電圧降下値より高い駆動閾値電圧で駆
動するNPN形の第3のトランジスタQ26を上記第2
のトランジスタQ 及び抵抗R22に対し2 て並列接続し、該第3のトランジスタQ26のベース端
子を上記第2のトランジスタQ22のコレクタ端子に接
続し、上記第1、第2の各トランジスタQ  、Q  
の接続点を出力端子T  とする構成21  22  
         outである。
The lower middle part (EF part) 2 of the emitter fin as the circuit of this embodiment has a positive conductor (GND) 4 and a negative conductor (-V,
, ), the first transistor Q21 of NPN type and the second transistor Q21 of PNP type are driven complementary to each other.
22 are connected in series, and a resistor R2 is connected between the collector terminal of the second transistor Q22 and the negative conductor (-V, , ).
゜ and each of the first and second transistors Q S
A fourth transistor of NPN type Q 1 for the 21 22 series circuit of Q and resistor R22
A series circuit of a diode Q, 5NPN type fifth transformer 324, and a resistor R21 are connected in parallel, and a NPN type third transistor Q26, which is driven with a drive threshold voltage higher than the voltage drop value of the resistor R2, is connected in parallel to the transistor Q26. Second
The base terminal of the third transistor Q26 is connected to the collector terminal of the second transistor Q22, and the first and second transistors Q and Q2 are connected in parallel to the transistor Q and the resistor R22.
Configuration 21 22 where the connection point of is the output terminal T
It is out.

次に、上記構成に基づく本実施例回路の動作を説明する
。まず、カレントスイッチ部(C8部)1において並列
接続されたトランジスタQoi’Qo2から各コレクタ
出力が出力され、この一方のコレクタ出力に基づきエミ
ッタフォロワ部(EF部)2はOR回路として動作し、
他方のコレクタ出力に基づきエミッタフォロワ部(EF
部)3はNOR回路として動作する。
Next, the operation of the circuit of this embodiment based on the above configuration will be explained. First, each collector output is output from the transistors Qoi'Qo2 connected in parallel in the current switch section (C8 section) 1, and the emitter follower section (EF section) 2 operates as an OR circuit based on one of the collector outputs.
Emitter follower section (EF
Section) 3 operates as a NOR circuit.

上記カレントスイッチ部(C8部)1からのコレクタ出
力がHレベルの信号である場合のエミッタフォロワ部(
EF部)2の動作は以下の通りである。上記Hレベルの
信号により第1及び第4の各トランジスタQ  SQ 
 は共にON状態となり、123 第2のトランジスタQ22はOFF状態であることから
、出力端子T  を通して負荷側に電流が供ct 給される。
Emitter follower section (when the collector output from the current switch section (C8 section) 1 is an H level signal
The operation of EF section) 2 is as follows. The above H level signal causes each of the first and fourth transistors Q SQ
Since both transistors 123 and ct are in the ON state and the second transistor Q22 is in the OFF state, current is supplied to the load side through the output terminal T.

上記カレントスイッチ部(C8部)1からのコレクタ出
力がLレベル(例えば、−0,5V)の信号が入力され
た場合には、第1及び第4の各トランジスタQ  、Q
  は共にOFF状態となり、123 他方第2のトランジスタQ22はON状態となる。
When the collector output from the current switch section (C8 section) 1 is input with a signal of L level (for example, -0.5V), each of the first and fourth transistors Q and Q
123 are both in the OFF state, and the second transistor Q22 is in the ON state.

この状態で上記負荷側に供給された電流が上記ON状態
の第2のトランジスタQ22を通して放電され、この放
電する電荷を抵抗R22にて電圧降下として検知する。
In this state, the current supplied to the load side is discharged through the second transistor Q22 which is in the ON state, and this discharged charge is detected as a voltage drop by the resistor R22.

この抵抗R22の電圧降下による電流をΔIとすると、
第2のトランジスタQ22のコレクタ端子から定常電流
lにΔIが重畳されて流れることとなり、この重畳され
た電流(I+ΔI)に相当する電圧が第3のトランジス
タQ26のベース端子に印加されてON状態となる。
If the current due to the voltage drop of this resistor R22 is ΔI, then
ΔI is superimposed on the steady current l and flows from the collector terminal of the second transistor Q22, and a voltage corresponding to this superimposed current (I+ΔI) is applied to the base terminal of the third transistor Q26, turning it into an ON state. Become.

このON状態となった第3のトランジスタQ26は、出
力端子T  からの負荷側放電電流を分流して、O驕を 第2のトランジスタQ 及び抵抗R22の直列回路2 と共に放電を促進することとなる。
The third transistor Q26, which is in the ON state, shunts the load-side discharge current from the output terminal T, and promotes discharge of the transistor Q26 along with the series circuit 2 of the second transistor Q and the resistor R22. .

上記第3のトランジスタQ26は、定常時にはほぼOF
F状態にあり、出力信号の立ち下がり時にのみ放電によ
る負荷電荷自身により駆動されることとなり、相補的に
動作するエミッタフォロワ部(EF部)2の定常的消費
電力を増加させることがない。
The third transistor Q26 is almost OF during normal operation.
It is in the F state and is driven by the load charge itself due to discharge only when the output signal falls, so that the steady power consumption of the emitter follower section (EF section) 2 that operates complementary to it does not increase.

さらに、上記本実施例回路の動作を具体的数値に基づい
て詳述する。第1、第21第4の各トラ21  22 
 23、ダイオードQ24に流ンジスタQ  SQ  
、Q れる定常電流を各々0.1 (mA)と、抵抗R22を
6 (kΩ〕と仮定する。ここで、便宜上第1のトラン
ジスタQ と第4のトランジスタQ 1第21    
       23 2のトランジスタQ とダイオードQ24の各々同2 程度のエミッタ面積を持つ構成と仮定したので各々Q2
1とC23、C22とC24に流れる定常電流が等しく
なったが、必ずしも等しく構成する必要はない。
Furthermore, the operation of the circuit of this embodiment will be explained in detail based on specific numerical values. 1st, 21st and 4th tigers 21 22
23. Flow transistor Q SQ to diode Q24
, Q are each 0.1 (mA), and the resistor R22 is assumed to be 6 (kΩ).Here, for convenience, it is assumed that the first transistor Q and the fourth transistor Q 1 21
Since it is assumed that the transistor Q of 23.2 and the diode Q24 each have the same emitter area of about 2,
1 and C23, and C22 and C24 are now equal, but they do not necessarily have to be configured equally.

上記仮定された数値の状態において、定常状態で抵抗R
22両端の電位差は0.6 (V)となり、第3のトラ
ンジスタQ26を流れる電流は殆ど無視できる値である
。ここで、出力立ち下がり状態(人力にLレベル(例え
ば、−0,5V)の電圧を印加)を仮定すると、第1の
トランジスタQ21及び第4のトランジスタQ23のベ
ース電位が下降する。このとき、第4のトランジスタQ
23は第1のトランジスタQ21に比して配線負荷容量
が少ないため、上記第1のトランジスタQ21より速く
エミッタ部の電位降下が起きる。この電位降下によりダ
イオードQ24のアノード、即ち第2のトランジスタQ
22のベース電位も比較的速く降下することとなり、第
2のトランジスタQ22がON状態となる。この第2の
トランジスタQ22の駆動により抵抗R22に流れる電
流が増加して第3のトランジスタQ26の駆動閾値電圧
を越える電圧が印加されて、第3のトランジスタQ26
をON状態とする。
In the state of the above assumed numerical values, the resistance R in the steady state
The potential difference between both ends of Q22 is 0.6 (V), and the current flowing through the third transistor Q26 is almost negligible. Here, assuming an output fall state (applying a voltage of L level (for example, -0.5V) to human power), the base potentials of the first transistor Q21 and the fourth transistor Q23 fall. At this time, the fourth transistor Q
Since the wiring load capacitance of transistor 23 is smaller than that of the first transistor Q21, the potential drop at the emitter portion occurs faster than that of the first transistor Q21. This potential drop causes the anode of the diode Q24, that is, the second transistor Q
The base potential of Q22 also falls relatively quickly, and the second transistor Q22 is turned on. By driving the second transistor Q22, the current flowing through the resistor R22 increases, and a voltage exceeding the driving threshold voltage of the third transistor Q26 is applied.
is set to ON state.

このON状態となった第3のトランジスタQ26は出力
端子T  からの負荷側放電電流の放電を促at 進する。この出力端子の放電が終わり、電位が低レベル
になると第2のトランジスタQ22のベース・エミッタ
間電圧V が小さ(なり、抵抗R22をE 流れる電流が定常状態となり第4のトランジスタQ26
をOFF状態とする。
The third transistor Q26 in this ON state accelerates the discharge of the load-side discharge current from the output terminal T2. When the discharge of this output terminal ends and the potential becomes a low level, the base-emitter voltage V of the second transistor Q22 becomes small (becomes), and the current flowing through the resistor R22 becomes steady, and the fourth transistor Q26
is set to OFF state.

また、上記実施例においては第1、第3のトランジスタ
Q  、Q  をNPN形に、第2のトラン126 ジスタQ22をPNP形の各トランジスタとして構成し
たが、第1、第3のトランジスタQ  SQ126 をPNP形に、第2のトランジスタQ22をNPN形の
各トランジスタとして構成することもできる。
Further, in the above embodiment, the first and third transistors Q 1 and Q are configured as NPN type transistors, and the second transistor 126 and transistor Q22 are configured as PNP type transistors, but the first and third transistors Q SQ126 It is also possible to configure the second transistor Q22 as each transistor of the PNP type.

さらに、上記実施例においては放電検知用の抵抗R2゜
と該抵抗により放電を検知した場合にON状態となって
放電を促進する第3のトランジスタQ26とを1組とし
て従来回路に追加する構成としたが、1組に限定される
ことなく第3図に示す如く任意の複数組を接続する構成
となることもできる。
Furthermore, in the above embodiment, a configuration is added to the conventional circuit as a set including a resistor R2° for detecting discharge and a third transistor Q26 which turns on and promotes discharge when discharge is detected by the resistor. However, it is not limited to one set, and a configuration in which a plurality of arbitrary sets can be connected as shown in FIG. 3 can be adopted.

さらにまた、上記実施例においては放電検知用の抵抗R
22を設ける構成としたが、抵抗以外のインピーダンス
素子にて構成することもできる。
Furthermore, in the above embodiment, the resistor R for detecting discharge
22, however, it can also be configured with an impedance element other than a resistor.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明によれば、相補的に駆動するように
接続された1組トランジスタにインピーダンス素子に接
続し、該インピーダンス素子の定常時の電圧降下値より
高い駆動閾値電圧で駆動するトランジスタを並列接続す
る構成を採ったことが、放電電流をインピーダンス素子
で検知して上記トランジスタをON状態として複数のト
ランジスタを通る放電経路で短時間で放電できることと
なり、電流切替の高速化による駆動能力を向上できる効
果を奏する。また、簡略な回路構成とすることができる
効果も併有する。
As described above, according to the present invention, an impedance element is connected to a pair of transistors that are connected so as to be driven in a complementary manner, and the transistors are driven at a driving threshold voltage higher than the voltage drop value of the impedance element during steady state. By adopting a parallel connection configuration, the discharge current is detected by an impedance element, the transistor is turned on, and discharge can be performed in a short time through a discharge path that passes through multiple transistors, improving drive capability by speeding up current switching. Make the most of your efforts. It also has the effect of simplifying the circuit configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の原理説明図、 第2図は本発明の一実施例に係る回路構成図、第3図は
本発明の他の実施例に係る回路構成図、第4図は従来の
電源切替形論理回路の回路構成図を示す。 1・・・カレントスイッチ部(C8部)2.3・・・エ
ミッタフォロワ部CEF部)4・・・正の電源(G N
 D) 5・・・負の電源(−■、ρ Q  −Q  、Q  −Q  、Q  、Q  、Q
  〜01  03  21  23  25  26
   IIQQQ  ・・・トランジスタ 13ゝ 15ゝ 16 Q 、、Q ・・・ダイオード 424 R−R,R,RR,R・・・抵抗 01  03   II   12’  21  22
 N D 本発明I)原埴跣明a v31  ■ ND
FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2 is a circuit configuration diagram according to one embodiment of the present invention, FIG. 3 is a circuit diagram according to another embodiment of the present invention, and FIG. 4 is a conventional circuit configuration diagram. A circuit configuration diagram of a power supply switching type logic circuit is shown. 1... Current switch section (C8 section) 2.3... Emitter follower section CEF section) 4... Positive power supply (G N
D) 5... Negative power supply (-■, ρ Q -Q , Q -Q , Q , Q , Q
~01 03 21 23 25 26
IIQQQ...Transistor 13ゝ 15ゝ 16 Q,,Q...Diode 424 RR, R, RR, R...Resistor 01 03 II 12' 21 22
ND Invention I) Hara Hani Akira v31 ■ ND

Claims (1)

【特許請求の範囲】 高電位側電源と低電源側電源に相補的に駆動するように
第1のトランジスタ(Q_2_1)と第2のトランジス
タ(Q_2_2)とを直列接続し、該接続点を出力端子
(T_o_u_t)とする電流切替形論理回路の出力回
路において、 上記電源のいずれか一方の側と第2のトランジスタ(Q
_2_2)との間にインピーダンス素子(Z)を直列接
続し、上記第1のトランジスタ(Q_2_1)と同じ導
電型で且つ上記インピーダンス素子(Z)による定常時
の電圧降下値より高い駆動閾値電圧で駆動する第3のト
ランジスタ(Q_2_6)を上記第2のトランジスタ(
Q_2_2)及びインピーダンス素子(Z)からなる直
列回路に対して並列接続し、該第3のトランジスタ(Q
_2_6)の制御端子を上記第2のトランジスタ(Q_
2_2)とインピーダンス素子(Z)との接続点に接続
したことを特徴とする電流切替形論理回路の出力回路。
[Claims] A first transistor (Q_2_1) and a second transistor (Q_2_2) are connected in series so as to be driven complementary to a high-potential power source and a low-potential power source, and the connection point is connected to an output terminal. (T_o_u_t) in the output circuit of the current switching type logic circuit, one side of the above power supply and the second transistor (Q
An impedance element (Z) is connected in series between the impedance element (Z) and the transistor is of the same conductivity type as the first transistor (Q_2_1) and is driven at a driving threshold voltage higher than the voltage drop value in steady state due to the impedance element (Z). The third transistor (Q_2_6) is connected to the second transistor (Q_2_6).
Q_2_2) and an impedance element (Z), and the third transistor (Q
_2_6) is connected to the control terminal of the second transistor (Q_
2_2) and an impedance element (Z).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235868A (en) * 1994-02-23 1995-09-05 Nec Corp Current buffer circuit

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* Cited by examiner, † Cited by third party
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