JPH0310410A - Absolute value circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶対値回路に係り、特に入力電圧の絶対値を低
インピーダンスの電圧で出力する絶対値回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an absolute value circuit, and more particularly to an absolute value circuit that outputs the absolute value of an input voltage as a voltage with low impedance.
第５図は、従来のこの橡の絶対値回路の回路図である。 FIG. 5 is a circuit diagram of a conventional absolute value circuit of this square.
給５図を参照すると、正転入力が基準゛電位に接続され
た第１の演算増幅器３と、アノードがこの出力に接続さ
れ、カソードがこの反転入力ｌこ接続された第１のダイ
オード６と、カソードがこの出力に接続された第２のダ
イオード５と、演算増幅器３０反転入力とダイオード５
のアノードとの間に接続された第１の抵抗８と、■ＸＮ
信号入力、＠子１と演算増幅器３の反転入力端に接続さ
れた第２の抵抗７と、正転入力が基準電位に接続され九
ｍ２の演算増幅器４と、ダイオード５のアノードと演算
増幅器４０反転入力との間に接続されたｄＸ３の抵抗ｌ
Ｏと、反転入力と出力との間に接続されな第４の抵抗１
１とｓ ＶＩＮ信号入力端子ｌと演算増幅器４０反転入
力との間に接続された第５の抵抗９とから構成されてい
る。そして■ＩＮ信号を入力端子１に印加し、出力に■
ＸＮ信号の絶対値電圧Ｔ。ｕｔ を出力するようにした
ものである。Referring to Figure 5, a first operational amplifier 3 has its non-inverting input connected to the reference potential, a first diode 6 has its anode connected to this output and its cathode connected to this inverting input. , a second diode 5 whose cathode is connected to this output, and the inverting input of the operational amplifier 30 and the diode 5
the first resistor 8 connected between the anode of
A second resistor 7 connected to the signal input, @1 and the inverting input terminal of the operational amplifier 3, a 9 m2 operational amplifier 4 whose normal input is connected to the reference potential, an anode of the diode 5, and the operational amplifier 40. A resistor l of dX3 connected between the inverting input and
O and a fourth resistor 1 not connected between the inverting input and the output.
1 and a fifth resistor 9 connected between the VIN signal input terminal 1 and the inverting input of the operational amplifier 40. Then, apply ■IN signal to input terminal 1, and output ■
Absolute value voltage T of the XN signal. It is designed to output ut.
次にこの従来回路の動作説明を行う。まず、ＶｒＮ信号
か正の場合を考えるとこの時ダイオード５がオノシ、ダ
イオードがオフする。従って、この時の出力電圧ＶＯＵ
Ｔ（＋）は、次式となる。Next, the operation of this conventional circuit will be explained. First, considering the case where the VrN signal is positive, the diode 5 is turned on and the diode is turned off. Therefore, the output voltage VOU at this time
T(+) is expressed by the following formula.
ここでｓＲｌは抵抗８の抵抗値、Ｒｔは抵抗７の抵抗値
、Ｒｓは抵抗１０の抵抗値、Ｒ４は抵抗１１の抵抗値％
Ｒ５は抵抗９の抵抗値である。Here, sRl is the resistance value of resistor 8, Rt is the resistance value of resistor 7, Rs is the resistance value of resistor 10, and R4 is the resistance value of resistor 11 (%).
R5 is the resistance value of the resistor 9.
今、Ｒ１＝Ｒ２＝Ｒｓ／２ ＝Ｒ４＝Ｒｓとすると、前
記＋１）式は次のようになる。Now, assuming that R1=R2=Rs/2=R4=Rs, the above equation +1) becomes as follows.
Ｙｏｕｒ（＋） ” ２ＶＩＮ −ＶＩＮ＝ ＶＩＮ
′１（２）次にＭＩＮ信号が負の場合を考えると、
この時ダイオード５がオフし、ダイオード６がオンする
。Your(+) ” 2VIN −VIN= VIN
'1 (2) Next, considering the case where the MIN signal is negative,
At this time, diode 5 is turned off and diode 6 is turned on.
従って、演算増幅器３の出力はダイオード６０順方向電
圧ＶＦであり、ダイオード５がオフしているから、抵抗
８，１０４こは電流が流れない。従って１この時のＡｓ
の出力電圧ＶＯＵＴ（−）は次式となる。Therefore, the output of the operational amplifier 3 is the diode 60 forward voltage VF, and since the diode 5 is off, no current flows through the resistors 8 and 104. Therefore, 1 As at this time
The output voltage VOUT(-) is given by the following equation.
ここで、前記の条件と同様に、Ｒ４”Ｒ１１なら、前記
（３）式は次のようｉこなる。Here, similarly to the above conditions, if R4''R11, the above equation (3) is changed as follows.
ＶＯＵＴ（−） ＝ −Ｖｘｓ °°°” １
４）負のＶｆＮ信号の絶対値が正の値に変換される。VOUT(-) = -Vxs °°°” 1
4) The absolute value of the negative VfN signal is converted to a positive value.
前記ｆ２１ 、 （４１式より、入力信号ＶＩＮと出力
電圧ＶＯＵＴ の関係は次のようになる。f21, (From equation 41, the relationship between the input signal VIN and the output voltage VOUT is as follows.
ｖＯＵＴ＝ｌＶｕｉｌ ＝１５１
このように、ＶＩＮが正の時も負の時も出力は正になり
、結果として入力信号の絶対値が出力に得られる。vOUT=lVuil=151 Thus, the output is positive both when VIN is positive and when it is negative, resulting in the absolute value of the input signal being obtained at the output.
前述した従来の絶対値回路は、演算増幅器３゜４が２個
と、ダイオード５．６が２個、そして相対精度を必要と
する抵抗７．８，９，１０．１１が５本も必要であるか
ら、多くの高価な部品を必要とする欠点があった。又、
回路電流も、２個の演算増幅器３．４で消費する電流分
の他、５本の抵抗で消費する電流分もあり、消費電力が
大きいという欠点もあり九。The conventional absolute value circuit described above requires two 3.4 operational amplifiers, two 5.6 diodes, and five resistors 7.8, 9, and 10.11, which require relative accuracy. The drawback was that it required many expensive parts. or,
As for the circuit current, in addition to the current consumed by the two operational amplifiers 3.4, there is also the current consumed by the five resistors, so it also has the disadvantage of high power consumption9.
本発明の目的は、前記欠点が解決され、構成部品が少な
くて済み、消費電力も低減させた絶対値回路を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an absolute value circuit which solves the above-mentioned drawbacks, requires fewer components, and reduces power consumption.
本発明の絶対値回路の構成は、反転入力がベースに印加
される第１のトランジスタ、及び第１の正転入力がベー
スに印加される第２のトランジスタを有する差動増幅器
と、前記第２のトランジスタのエミッタ及びコレクタに
各々共通接続され、かつベースに第２の正転入力が印加
される第３のトランジスタと、前記差動増幅器を入力段
とする演算増幅器と、前記反転入力と前記演算増幅器の
出力との間に接続された第１の抵抗と、一端が前記反転
入力に接続された第２の抵抗とを備え、前記第１の正転
入力と前記第２の抵抗の他端とを接続して信号入力端子
となし、前記第２の正転入力を基準電圧に接続したこと
をｑ！ｊ徴とする。The configuration of the absolute value circuit of the present invention includes: a differential amplifier having a first transistor to which an inverting input is applied to the base; and a second transistor to which the first non-inverting input is applied to the base; a third transistor commonly connected to the emitter and collector of each of the transistors and having a base applied with a second non-inverting input, an operational amplifier having the differential amplifier as an input stage, the inverting input and the arithmetic operation; a first resistor connected between the output of the amplifier; and a second resistor, one end of which is connected to the inverting input, the first non-inverting input and the other end of the second resistor. q! is connected to serve as a signal input terminal, and the second normal input is connected to the reference voltage. J symptoms.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の絶対値回路を示す回路１で
ある。FIG. 1 shows a circuit 1 showing an absolute value circuit according to an embodiment of the present invention.
第１図を参照すると、本実施例の絶対値回路は、エミッ
タとコレクタが各々相互接続されたＮＰＮトランジスタ
２２．２３と、エミッタがトランジスタ２２．２３のエ
ミッタに共通接続され、トランジスタ２２．２３と差動
増幅器を構成するＮＰＮトランジスタ２１と、トランジ
スタ２１．２２とトランジスタ２３の差動段の能動負荷
として働くカレントミラー回路２９と、前記能動負荷ｌ
こよリシングル・エンドに変換された信号を、電圧及び
４訛増幅する増幅段３１と、共通接続されたトランジス
タ２１．２２．２３のエミッタと負電源■−との間に接
続されて前記差動段バイアス用としての定電流源Ｉｏと
、トランジスタ２１０ペースと、演算増幅器３１の出力
端子２との間に接続された抵抗値ＲＦを有する抵抗２７
と、入力端子１とトランジスタ２１０ベース間に接続さ
れた抵抗値Ｒｓを有する抵抗２８とを含み、構成されて
いる。Referring to FIG. 1, the absolute value circuit of this embodiment includes NPN transistors 22.23 whose emitters and collectors are interconnected, and whose emitters are commonly connected to the emitters of the transistors 22.23 and 22.23. An NPN transistor 21 constituting a differential amplifier, a current mirror circuit 29 serving as an active load of the differential stage of transistors 21, 22, and 23, and the active load l.
An amplification stage 31 that amplifies the signal converted into a single-ended signal, and amplification stage 31 is connected between the emitters of commonly connected transistors 21, 22, and 23 and the negative power supply (-) to the differential amplifier. A resistor 27 having a resistance value RF connected between a constant current source Io for stage bias, the transistor 210 pace, and the output terminal 2 of the operational amplifier 31.
and a resistor 28 having a resistance value Rs connected between the input terminal 1 and the base of the transistor 210.
そして、共通接続されたトランジスタ２２゜２３のコレ
クタは、前記カレントミラー回８２９０入力端子に接続
され、トランジスタ２１のコレクタは、カレントミラー
回路２９の出力端子に接続されている。又、カレントミ
ラー回路の共通端子３０は、正電源ｉＶ に接続され
る。トランジスタ２３０ベースは基準電位に接続され、
トランジスタ２２０ベースは抵抗２８の一端と、入力端
子１に共通接続される。そして演算増幅６３１の出力が
、本絶対値回路の出力端子２となる。The collectors of the commonly connected transistors 22 and 23 are connected to the input terminal of the current mirror circuit 8290, and the collector of the transistor 21 is connected to the output terminal of the current mirror circuit 29. Further, the common terminal 30 of the current mirror circuit is connected to the positive power supply iV. the base of transistor 230 is connected to a reference potential;
The base of the transistor 220 is commonly connected to one end of the resistor 28 and the input terminal 1. The output of the operational amplifier 631 becomes the output terminal 2 of the absolute value circuit.
ここで、前記入力端子１に印加される入力１６号ＶｔＳ
が正の時、トランジスタ２３はカットオフし、入力段は
トランジスタ２１，２２０差動増ＩＩｇＮｂ作をする。Here, input No. 16 VtS applied to the input terminal 1
When is positive, transistor 23 is cut off and the input stage operates as a differential amplifier IIgNb between transistors 21 and 220.
この時、トランジスタ２１０ベース電位とトランジスタ
２２０ベース電位は、イマジナリ−ショートとなり、抵
抗２旧こ１！流は流れず、出力端子２の電位ＶＯＵＴ（
＋）は、ＶＩＮと同じ電圧が出力される。従って、全体
として電圧フォロワ動作となる。即ち、次式となる。At this time, the base potential of the transistor 210 and the base potential of the transistor 220 become an imaginary short, and the resistor 2 is 1! current does not flow, and the potential of output terminal 2 VOUT(
+), the same voltage as VIN is output. Therefore, the overall operation is a voltage follower operation. That is, the following equation is obtained.
ＶＯＵＴ（＋） ＝ ＶＩＮ “°°°°（６）次
に、入力信号ＶＩＮが負の時の動作を考える。VOUT (+) = VIN "°°°° (6) Next, consider the operation when the input signal VIN is negative.
この時、トランジスタ２２はカットオフとなり、入力段
はトランジスタ２１．２３０差動ノ着幅６Ｍｈ作をする
。そして、トランジスタ２１．２３のベース電位は、イ
マジナリーシ璽−トとなり、トランジスタ２３のベース
はトランジスタ２１のペース電位と同じ基準電位となる
。従って、全体として反転アンプ動作となる。即ち、こ
の時の出力電圧をＶｏｏｔ（−とすると、次式となる。At this time, the transistor 22 is cut off, and the input stage operates as the transistor 21.230 with a differential contact width of 6Mh. Then, the base potentials of the transistors 21 and 23 become an imaginary sign, and the base potential of the transistor 23 becomes the same reference potential as the pace potential of the transistor 21. Therefore, the overall operation is an inverting amplifier. That is, if the output voltage at this time is Voot(-), the following equation is obtained.
ここで、Ｒｓ＝Ｒ，ならば、次式が得られる。Here, if Rs=R, the following equation is obtained.
ｖＯＵＴ（−）ニーｖＩＮ＠１１（８）８１式は、負の
入力電圧■ＩＮの反転、即ち正のＭＩＮが得られ次こと
を示す。よってｍｕ記（６） −（８）式より、入力信
号ＶＩＮが正の時も負の時も出力電圧ＶＯＵＴ は正と
なり、しかも入力信号の絶対値と等しい値となる。従っ
て、すべての入力信号に対して出力電圧ＶＯＵＴは、次
式となる。vOUT(-) knee vIN@11 (8) The formula 81 shows that the negative input voltage ■IN is inverted, that is, a positive MIN is obtained. Therefore, from equations (6) to (8) in Mu, the output voltage VOUT is positive both when the input signal VIN is positive and when it is negative, and has a value equal to the absolute value of the input signal. Therefore, the output voltage VOUT for all input signals is as follows.
Ｖｏｏｔ＝ｌＶｔｓｌ １１１９）かくて、絶対値
回路が実現できたこ（！：ｌこなる。Voot=lVtsl 1119) Thus, the absolute value circuit was realized (!:l).
この時の入力信号ＶＩＮ対出力電圧Ｖｏυ↑の特性図を
第２図に示す。第２図から明白なように、前Ｊピ（９）
式の通りとなる。A characteristic diagram of the input signal VIN versus output voltage Voυ↑ at this time is shown in FIG. As is clear from Figure 2, the front J pi (9)
The formula is as follows.
本実施例は、従来の絶対値回路と異なり、相対精度を必
要とする抵抗は２本だけで、その他人力トランジスタを
１個追加した演算増幅器１個で、高梢壺の絶対値回路が
構成できる。Unlike conventional absolute value circuits, this embodiment requires only two resistors that require relative precision, and an operational amplifier with one additional human-powered transistor can configure the absolute value circuit of the high-top pot. .
第３図は本発明の他の実施例の反転型の絶対値回路図を
示す回路図である。FIG. 3 is a circuit diagram showing an inversion type absolute value circuit diagram of another embodiment of the present invention.
第３−において、本実施例では、８１図におけるトラン
ジスタ２１．２２．２３を逆極性のＰＮＰトランジスタ
２１’、 ２２’、 ２３’に置き換え、定電流源Ｉｏ
ｆ）極性も反転にして、かつ正電源Ｖ＋と前記ＰＮＰ）
ランジスタ２１’、 ２２’、 ２３’の共通接続され
之エミッタとの間に接続される。前記ＰＮＰ）う／ジス
タの能動負荷として働くカレントミラー回路２９′の共
通端子３０′は負電源Ｖ一端に接続される。In the third example, the transistors 21, 22, and 23 in Fig. 81 are replaced with PNP transistors 21', 22', and 23' of opposite polarity, and
f) The polarity is also reversed, and the positive power supply V+ and the PNP)
It is connected between the commonly connected emitters of transistors 21', 22', and 23'. A common terminal 30' of the current mirror circuit 29' serving as an active load of the PNP/transistor is connected to one end of the negative power supply V.
その他の接続は、第１図と同じであるので、その説明を
省略する。Other connections are the same as in FIG. 1, so their explanation will be omitted.
本実施例において、入力信号ＶｆＮが負の時、トランジ
スタ２３′はカットオフとなり、人力段はトランジスタ
２１’、２２’の差動増幅器動作をする。次に、入力信
号ＶＩＮが正の時はトランジスタ２２′がカットオフと
なり、入力段はトランジスタ２１′。In this embodiment, when the input signal VfN is negative, the transistor 23' is cut off, and the human power stage operates as a differential amplifier of the transistors 21' and 22'. Next, when the input signal VIN is positive, the transistor 22' is cut off, and the input stage is the transistor 21'.
２３′の差動増幅器動作をする。23' differential amplifier operation.
基本動作は、第１図の場合と同様であるのでその陰の説
明を省略する。結果として、入出力の関係式は、第４図
に示すように、次式となる。The basic operation is the same as that shown in FIG. 1, so the explanation behind it will be omitted. As a result, the input/output relational expression becomes the following expression, as shown in FIG.
ＶＯＵＴ＝ｌＶＩＮｌ ” ・ （１０
）即ち、入力電圧の絶対値の反転出力が得られる。VOUT=lVINl”・(10
) That is, an inverted output of the absolute value of the input voltage can be obtained.
以上説明したように、本発明は、２本の抵抗と、入力差
動段にトランジスタを１個追加した１個の演算増幅器だ
けで済み、しかも高精度の杷対値回路が実現できるとい
う効果があり、％ｌこ他の実施例１こも示すように、入
力差動段のトランジスタの極性を反対ｌこするだけで、
反転型の絶対値回路が簡単に実現できるという効果もあ
る。As explained above, the present invention requires only two resistors and one operational amplifier with one transistor added to the input differential stage, and has the advantage of realizing a high-precision block-to-value circuit. As shown in Example 1, simply by reversing the polarity of the transistors in the input differential stage,
Another effect is that an inversion type absolute value circuit can be easily realized.
をof
第１図は本発明の一実施例の絶対値回路の回路図、第２
図は第１図の回路図の入出力特性図、第３図は本発明の
他の実施例の絶対値回路の回路図、第４図は第２図の回
路図の入出力特性図、第５図は従来の絶対値回路図であ
る。
１・・・・・・入力端子、２・・・・・・出力端子、■
“・・・・・・正電法端子電圧、■−・・・・・・負電
源端子電圧、ｖＩＮ・・・・・・入力端子電圧、ＶＯＵ
Ｔ ・・・・・・出力端子電圧、２９゜２９′・・・
・・・カレントミラー回路、３１．３１’・・・・・・
増幅器、３．４・・・・・・演算増幅器、Ｉｏ・・・・
・・定１！流源、２１．２２．２３・・・・・・ＮＰＮ
）ランジスタ、２１’。
２２’、２３’・・・・・・ＰＮＰ ）う／ジスタ、７
乃至１１゜２７．２８・・・・・・抵抗、５．６・・・
・・・ダイオード、３０・・・・・・共通端子。FIG. 1 is a circuit diagram of an absolute value circuit according to an embodiment of the present invention, and FIG.
The figure is an input/output characteristic diagram of the circuit diagram in Figure 1, Figure 3 is a circuit diagram of an absolute value circuit according to another embodiment of the present invention, Figure 4 is an input/output characteristic diagram of the circuit diagram in Figure 2, FIG. 5 is a conventional absolute value circuit diagram. 1... Input terminal, 2... Output terminal, ■
“...Positive voltage terminal voltage, ■-...Negative power supply terminal voltage, vIN...Input terminal voltage, VOU
T...Output terminal voltage, 29°29'...
...Current mirror circuit, 31.31'...
Amplifier, 3.4... Operational amplifier, Io...
... Fixed 1! Source, 21.22.23...NPN
) transistor, 21'. 22', 23'...PNP) U/Jista, 7
〜11゜27.28・・・Resistance, 5.6...
...Diode, 30...Common terminal.
Claims (1)
び第１の正転入力がベースに印加される第２のトランジ
スタを有する差動増幅器と、前記第２のトランジスタの
エミッタ及びコレクタに各々共通接続され、かつベース
に第２の正転入力が印加される第３のトランジスタと、
前記差動増幅器を入力段とする演算増幅器と、前記反転
入力と前記演算増幅器の出力との間に接続された第１の
抵抗と、一端が前記反転入力に接続された第２の抵抗と
を備え、前記第１の正転入力と前記第２の抵抗の他端と
を接続して信号入力端子となし、前記第２の正転入力を
基準電圧に接続したことを特徴とする絶対値回路。a differential amplifier having a first transistor having an inverting input applied to its base; and a second transistor having a first non-inverting input applied to its base; and a common connection to the emitter and collector of the second transistor, respectively. a third transistor whose base is applied with a second non-inverting input;
an operational amplifier having the differential amplifier as an input stage; a first resistor connected between the inverting input and the output of the operational amplifier; and a second resistor having one end connected to the inverting input. An absolute value circuit comprising: the first normal input and the other end of the second resistor are connected to form a signal input terminal, and the second normal input is connected to a reference voltage. .
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|---|---|---|---|
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Publications (2)
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|---|---|
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