JPH03103945A - メモリアドレス発生回路 - Google Patents
メモリアドレス発生回路Info
- Publication number
- JPH03103945A JPH03103945A JP24079689A JP24079689A JPH03103945A JP H03103945 A JPH03103945 A JP H03103945A JP 24079689 A JP24079689 A JP 24079689A JP 24079689 A JP24079689 A JP 24079689A JP H03103945 A JPH03103945 A JP H03103945A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- bank
- groups
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はメモリアドレスを連続アドレスとして発生す
る場合と、メモリマップ上の一部のアドレスを窓にして
バンク切換方式にてアドレスを発生する場合とに切換え
てアドレスを発生し、メモリアドレスの容量以上のメモ
リをアクセスするためのメモリア、ドレス発生回路に関
する。
る場合と、メモリマップ上の一部のアドレスを窓にして
バンク切換方式にてアドレスを発生する場合とに切換え
てアドレスを発生し、メモリアドレスの容量以上のメモ
リをアクセスするためのメモリア、ドレス発生回路に関
する。
従来、この種のメモリアドレス発生回路は一般にメモリ
を頻繁にアクセスする部分については固定的に連続アド
レスとしていつもシステム上に見える様にしておき、ア
クセス頻度が少ないと思われるメモリグループに関して
は一部のアドレスをシステム上の窓とし、内部でバンク
の切替方式によってシステムのメモリ上に見えるように
していた。
を頻繁にアクセスする部分については固定的に連続アド
レスとしていつもシステム上に見える様にしておき、ア
クセス頻度が少ないと思われるメモリグループに関して
は一部のアドレスをシステム上の窓とし、内部でバンク
の切替方式によってシステムのメモリ上に見えるように
していた。
上述した従来のメモリアドレス発生回路は、メモリアド
レス容量に対してそれ以上のメモリを搭載する場合に使
用されるが、連続アドレスグループとバンク切換方式の
グループとが固定になっておｂ１一般的にアクセス頻度
を考慮して固定してあるがアプリケーションソフトウエ
アによっては前述のバンク切換方式のグループへのアク
セス頻度が高く、連続アドレスのメモリグループへのア
クセス頻度が低いというものもあｂ１この場合メモリの
アクセス処理効率が落ち、會たメ毛りのイニシャライズ
時に両グループのメモリを各々別々にイニシャライズし
なければならないという欠点がある。
レス容量に対してそれ以上のメモリを搭載する場合に使
用されるが、連続アドレスグループとバンク切換方式の
グループとが固定になっておｂ１一般的にアクセス頻度
を考慮して固定してあるがアプリケーションソフトウエ
アによっては前述のバンク切換方式のグループへのアク
セス頻度が高く、連続アドレスのメモリグループへのア
クセス頻度が低いというものもあｂ１この場合メモリの
アクセス処理効率が落ち、會たメ毛りのイニシャライズ
時に両グループのメモリを各々別々にイニシャライズし
なければならないという欠点がある。
この発明に係るメモリアドレス発生回路は、連続アドレ
スｔｆｃはバンク切換方式によるアクセス可能なＮ個の
メモリグループと、各々のメモリグループのバンクを指
定するＮ個のパンクレジスタと、メモリグループの上位
アドレスとしてシステムアドレスバスの上位アドレスか
Ｎ個のバンクレジスタの値かをそれぞれ選択するＮ個の
選択回路と、Ｎ個のメモリグループのそれぞれに固有に
つけられた番号をＣＰＵによってセット可能なメモリグ
ループレジスタと、選択回路に対してシステムアドレス
バスの上位アドレスを選択させる同時アクセスフリツプ
フロツプと、Ｎ個のメモリグループ番号とメモリグルー
プレジスタの内容との一致を検出し、一致のときはＮ個
の選択回路の対応するもののシステムアドレスバスの上
位アドレスを選択し、不一致のときは対応するバンクレ
ジスタの値を選択する選択信号を発生するＮ個の比較器
とを備え、システムアドレスバスの下位アドレスをＮ個
のメモリグループに供給し、Ｎ個のメモリグループに対
するアドレスを発生するものである。
スｔｆｃはバンク切換方式によるアクセス可能なＮ個の
メモリグループと、各々のメモリグループのバンクを指
定するＮ個のパンクレジスタと、メモリグループの上位
アドレスとしてシステムアドレスバスの上位アドレスか
Ｎ個のバンクレジスタの値かをそれぞれ選択するＮ個の
選択回路と、Ｎ個のメモリグループのそれぞれに固有に
つけられた番号をＣＰＵによってセット可能なメモリグ
ループレジスタと、選択回路に対してシステムアドレス
バスの上位アドレスを選択させる同時アクセスフリツプ
フロツプと、Ｎ個のメモリグループ番号とメモリグルー
プレジスタの内容との一致を検出し、一致のときはＮ個
の選択回路の対応するもののシステムアドレスバスの上
位アドレスを選択し、不一致のときは対応するバンクレ
ジスタの値を選択する選択信号を発生するＮ個の比較器
とを備え、システムアドレスバスの下位アドレスをＮ個
のメモリグループに供給し、Ｎ個のメモリグループに対
するアドレスを発生するものである。
この発明は簡単なハードウエア構成になシ、シかもソフ
トウエアで指定することによｂ１例えば２つのメモリグ
ループの一方を連続アドレスに、他方をバンク切換方式
に入れ換えることができる。
トウエアで指定することによｂ１例えば２つのメモリグ
ループの一方を連続アドレスに、他方をバンク切換方式
に入れ換えることができる。
第１図はこの発明に係るメモリアドレス発生回路の一実
施例を示すブロック図である。同図において、１ａ〜１
ｄは第２図に示すように実アドレスとして連続してマツ
ピングされ、上位アドレス２およびシステムアドレスバ
ス３よジ下位アドレス４が供給される第１メモリグルー
プ、５＆〜５ｄは第２図に示すようにメモリアドレスＷ
を窓として第１メモリグループ１ａ〜１ｄの４バンクに
配置され、上位アドレス６およびシステムアドレスバス
３よシ下位アドレス４が供給される第２メモリグループ
、７はメモリグループレジスタ、８訃よび９はバンクレ
ジスタ、１０は第１メモリグループ１＆〜１ｄおよび第
２メモリグループ５ａ〜５ｄを同時にイニシャライズす
るための同時アクセスフリツプ７ロツプ、１１はメモリ
グループレジスタ７の内容と第１メモリグループ１ａ〜
１ｄの固有番号とを比較し、両者が一致したとき一致信
号を出力する比較器、１２はこの比較器１１から出力す
る一致信号の入力によｂ動作し、システムアドレスパス
３の上位アドレス信号１３を選択し上位アドレス２を第
１メモリグループ１８〜１ｄに供給する選択回路、１４
はメモリグループレジスタ７の内容と第２メモリグルー
プ５＆〜５ｄの固有番号とを比較し、両者が一致したと
き一致信号を出力する比較器、１５はこの比較器１４か
ら出力する一致信号の入力κよシ動作し、アドレスバス
３の上位アドレス信号１３を選択して上位アドレス６を
第２メモリグループ５ａ〜５ｄに供給する選択回路であ
る。
施例を示すブロック図である。同図において、１ａ〜１
ｄは第２図に示すように実アドレスとして連続してマツ
ピングされ、上位アドレス２およびシステムアドレスバ
ス３よジ下位アドレス４が供給される第１メモリグルー
プ、５＆〜５ｄは第２図に示すようにメモリアドレスＷ
を窓として第１メモリグループ１ａ〜１ｄの４バンクに
配置され、上位アドレス６およびシステムアドレスバス
３よシ下位アドレス４が供給される第２メモリグループ
、７はメモリグループレジスタ、８訃よび９はバンクレ
ジスタ、１０は第１メモリグループ１＆〜１ｄおよび第
２メモリグループ５ａ〜５ｄを同時にイニシャライズす
るための同時アクセスフリツプ７ロツプ、１１はメモリ
グループレジスタ７の内容と第１メモリグループ１ａ〜
１ｄの固有番号とを比較し、両者が一致したとき一致信
号を出力する比較器、１２はこの比較器１１から出力す
る一致信号の入力によｂ動作し、システムアドレスパス
３の上位アドレス信号１３を選択し上位アドレス２を第
１メモリグループ１８〜１ｄに供給する選択回路、１４
はメモリグループレジスタ７の内容と第２メモリグルー
プ５＆〜５ｄの固有番号とを比較し、両者が一致したと
き一致信号を出力する比較器、１５はこの比較器１４か
ら出力する一致信号の入力κよシ動作し、アドレスバス
３の上位アドレス信号１３を選択して上位アドレス６を
第２メモリグループ５ａ〜５ｄに供給する選択回路であ
る。
次に上記構成によるメモリアドレス発生回路の動作につ
いて説明する。まず、第２図に示すメモリマツピングで
は第１メモリグループ１３〜１ｄは連続アドレスとして
マツピングし、第２メモリグループ５ａ〜５ｄはパンク
切換方式となる。このため、図示せぬＣＰＵはメモリグ
ループレジスタＴに第１メモリグループ１ａ〜１ｄの固
有番号Ａをセツトシ、バンクレジスタ９に第２メモリグ
ループ５３〜５ｄのバンクアドレスをセットする。した
がって、比較器１１は第１メモリグループ１＆〜１ｄの
固有番号ＡとメモリグループレジスタＴの内容とを比較
し、一致しているために一致信号を選択回路１２に出力
する。このため、選択回路１２はこの一致信号の入力に
よシ動作し、システムアドレスバス３の上位アドレス信
号１３を選択して上位アドレス２を第１メモリグループ
１ａ〜１ｄに出力する。一方、比較器１４はメモリグル
ープレジスタ７の内容と第２メモリグループ５ａ〜５ｄ
の固有番号とを比較し、一致していないために不一致信
号を選択回路１５に出力する。このため、この選択回路
１５はこの不一致信号の入力によシ不動作状態となシ、
バンクレジスタ９にセットされた値を選択して上位アド
レス６として第２メモリグループ５ａ〜５ｄに出力する
。このため、第２図に示すように第１メモリグループ１
＆〜１ｄぱ連続アドレスとなジ、第２メモリグループ５
ａ〜５ｄはバンク切換方式になる。次に、図示せぬＣＰ
Ｕはメモリグループレジスタ７に第２メモリグループ５
ａ〜５ｄの固有番号Ｂをセットし、バンクレジスタ８に
第１メモリグループ１ａ〜１ｄのバンクアドレスをセッ
トする。したがって、比較器１４は第２メモリグループ
５ａ〜５ｄの固有番号とメモリグループレジスタＴの内
容とを比較し、一致しているために一致信号を選択回路
１５に出力する。このため、この選択回路１５はこの一
致信号の入力によシ動作し、システムアドレスバス３の
上位アドレス信号１３を選択して上位アドレス６を第２
メモリグループ５ａ〜５ｄに出力する。一方、比較器１
１は第１メモリグループレジスタ７の内容と第１メモリ
グループ５ａ〜５ｄの固有番号とを比較し、一致してい
々いために不一致信号を選択回路１２に出力する。この
ため、この選択回路１２はこの不一致信号の入力によシ
不動作状態になるのでバンクレジスタ８にセットされた
値を選択して上位アドレス２として第１メモリグループ
１ａ〜１ｄに出力する。このため、第２図に示すように
第１メモリグループ１３〜１ｄはバンク切換方式になシ
、第２メモリグループ５ａ〜５ｄは連続アドレスマツピ
ングにすることができる。なお、第１メモリグループ１
＆〜１ｄと第２メモリグループ５ａ〜５ｄをイニシャラ
イズするとき、同時アクセスフリツプフロツプ１０をセ
ットして訃くと、選択回路１２および選択回路１５はシ
ステムアドレスバス３の上位アドレス信号１３を選択し
て出力するので、図示せぬＣＰＵによシ第１メモリグル
ープ１ａ〜１ｄと第２メモリグループ５＆〜５ｄは同時
にアクセス可能になう、同時にメモリイニシャライズす
ることができる。また、上述の説明ではメモリグループ
を２つ設ける場合について説明したが、これに限定せず
、３つ以上設けても同様にできることはもちろんである
。
いて説明する。まず、第２図に示すメモリマツピングで
は第１メモリグループ１３〜１ｄは連続アドレスとして
マツピングし、第２メモリグループ５ａ〜５ｄはパンク
切換方式となる。このため、図示せぬＣＰＵはメモリグ
ループレジスタＴに第１メモリグループ１ａ〜１ｄの固
有番号Ａをセツトシ、バンクレジスタ９に第２メモリグ
ループ５３〜５ｄのバンクアドレスをセットする。した
がって、比較器１１は第１メモリグループ１＆〜１ｄの
固有番号ＡとメモリグループレジスタＴの内容とを比較
し、一致しているために一致信号を選択回路１２に出力
する。このため、選択回路１２はこの一致信号の入力に
よシ動作し、システムアドレスバス３の上位アドレス信
号１３を選択して上位アドレス２を第１メモリグループ
１ａ〜１ｄに出力する。一方、比較器１４はメモリグル
ープレジスタ７の内容と第２メモリグループ５ａ〜５ｄ
の固有番号とを比較し、一致していないために不一致信
号を選択回路１５に出力する。このため、この選択回路
１５はこの不一致信号の入力によシ不動作状態となシ、
バンクレジスタ９にセットされた値を選択して上位アド
レス６として第２メモリグループ５ａ〜５ｄに出力する
。このため、第２図に示すように第１メモリグループ１
＆〜１ｄぱ連続アドレスとなジ、第２メモリグループ５
ａ〜５ｄはバンク切換方式になる。次に、図示せぬＣＰ
Ｕはメモリグループレジスタ７に第２メモリグループ５
ａ〜５ｄの固有番号Ｂをセットし、バンクレジスタ８に
第１メモリグループ１ａ〜１ｄのバンクアドレスをセッ
トする。したがって、比較器１４は第２メモリグループ
５ａ〜５ｄの固有番号とメモリグループレジスタＴの内
容とを比較し、一致しているために一致信号を選択回路
１５に出力する。このため、この選択回路１５はこの一
致信号の入力によシ動作し、システムアドレスバス３の
上位アドレス信号１３を選択して上位アドレス６を第２
メモリグループ５ａ〜５ｄに出力する。一方、比較器１
１は第１メモリグループレジスタ７の内容と第１メモリ
グループ５ａ〜５ｄの固有番号とを比較し、一致してい
々いために不一致信号を選択回路１２に出力する。この
ため、この選択回路１２はこの不一致信号の入力によシ
不動作状態になるのでバンクレジスタ８にセットされた
値を選択して上位アドレス２として第１メモリグループ
１ａ〜１ｄに出力する。このため、第２図に示すように
第１メモリグループ１３〜１ｄはバンク切換方式になシ
、第２メモリグループ５ａ〜５ｄは連続アドレスマツピ
ングにすることができる。なお、第１メモリグループ１
＆〜１ｄと第２メモリグループ５ａ〜５ｄをイニシャラ
イズするとき、同時アクセスフリツプフロツプ１０をセ
ットして訃くと、選択回路１２および選択回路１５はシ
ステムアドレスバス３の上位アドレス信号１３を選択し
て出力するので、図示せぬＣＰＵによシ第１メモリグル
ープ１ａ〜１ｄと第２メモリグループ５＆〜５ｄは同時
にアクセス可能になう、同時にメモリイニシャライズす
ることができる。また、上述の説明ではメモリグループ
を２つ設ける場合について説明したが、これに限定せず
、３つ以上設けても同様にできることはもちろんである
。
以上詳細に説明したように、この発明に係るメモリアド
レス発生回路によれば、簡単なノ・−ドウエアと１命令
のレジスタセットにようアクセス頻度の高いバンク切換
方式のメモリを連続アドレスにマツピングし、アクセス
頻度の低いメモリをバンク切換方式に変えることによシ
、システムとしてのメモリアクセス処理の効率向上を計
ることができ、また、同時アクセスフリツプフロツプを
セットすることによシメモリイニシャライズを同時に行
なうことができる効果がある。
レス発生回路によれば、簡単なノ・−ドウエアと１命令
のレジスタセットにようアクセス頻度の高いバンク切換
方式のメモリを連続アドレスにマツピングし、アクセス
頻度の低いメモリをバンク切換方式に変えることによシ
、システムとしてのメモリアクセス処理の効率向上を計
ることができ、また、同時アクセスフリツプフロツプを
セットすることによシメモリイニシャライズを同時に行
なうことができる効果がある。
第１図はこの発明に係るメモリアドレス発生回路の一実
施例を示すブロック図、第２図は第１図の動作を説明す
るためのメモリマツピングの概略を示す図である。 １ａ〜１ｄ●●●●第１メモリグループ、２●●●●上
位アドレス、３●●●●システムアドレスバス、４●●
・・下位アドレス、５ａ〜５ｄ・・・・第２メモリグル
ープ、６・・●・上位アドレス、Ｔ●●●●メモリグル
ープレジスタ、８および９．．．．バンクレジスタ、１
Ｑｅ＊ｅｅ同時アクセスフリツプフロツブ、１１および
１４●●●●比較器、１３●・●●上位アドレス、１２
および１５●●・●選択回路。
施例を示すブロック図、第２図は第１図の動作を説明す
るためのメモリマツピングの概略を示す図である。 １ａ〜１ｄ●●●●第１メモリグループ、２●●●●上
位アドレス、３●●●●システムアドレスバス、４●●
・・下位アドレス、５ａ〜５ｄ・・・・第２メモリグル
ープ、６・・●・上位アドレス、Ｔ●●●●メモリグル
ープレジスタ、８および９．．．．バンクレジスタ、１
Ｑｅ＊ｅｅ同時アクセスフリツプフロツブ、１１および
１４●●●●比較器、１３●・●●上位アドレス、１２
および１５●●・●選択回路。
Claims (1)
- 連続アドレスまたはバンク切換方式によるアクセス可能
なＮ個（ただしＮは２以上の整数）のメモリグループに
対するアドレスを発生するメモリアドレス発生回路にお
いて、各々のメモリグループのバンクを指定するＮ個の
バンクレジスタと、前記メモリグループの上位アドレス
としてシステムアドレスバスの上位アドレスか前記Ｎ個
のバンクレジスタの値かをそれぞれ選択するＮ個の選択
回路と、前記Ｎ個のメモリグループのそれぞれに固有に
つけられた番号をＣＰＵによつてセット可能なメモリグ
ループレジスタと、前記選択回路に対してシステムアド
レスバスの上位アドレスを選択させる同時アクセスフリ
ップフロップと、Ｎ個のメモリグループ番号と前記メモ
リグループレジスタの内容との一致を検出し、一致のと
きは前記Ｎ個の選択回路の対応するものの前記システム
アドレスバスの上位アドレスを選択し、不一致のときは
対応するバンクレジスタの値を選択する選択信号を発生
するＮ個の比較器とを備え、前記システムアドレスバス
の下位アドレスをＮ個のメモリグループへ供給すること
を特徴とするメモリアドレス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24079689A JPH03103945A (ja) | 1989-09-19 | 1989-09-19 | メモリアドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24079689A JPH03103945A (ja) | 1989-09-19 | 1989-09-19 | メモリアドレス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03103945A true JPH03103945A (ja) | 1991-04-30 |
Family
ID=17064819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24079689A Pending JPH03103945A (ja) | 1989-09-19 | 1989-09-19 | メモリアドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03103945A (ja) |
-
1989
- 1989-09-19 JP JP24079689A patent/JPH03103945A/ja active Pending
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