JPH04373042A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH04373042A JPH04373042A JP15077291A JP15077291A JPH04373042A JP H04373042 A JPH04373042 A JP H04373042A JP 15077291 A JP15077291 A JP 15077291A JP 15077291 A JP15077291 A JP 15077291A JP H04373042 A JPH04373042 A JP H04373042A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- access
- outputs
- hold circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関する。
【０００２】
【従来の技術】従来の記憶装置は、現アクセスのある所
定のアドレスと前アクセスのある所定のアドレスとが記
憶素子の同一ページ内ではページモードで高速に命令実
行が可能にもののみか、または、複数の独立にアクセス
の可能なバンクを持つインターリーブ可能なもののみに
限られていた。
定のアドレスと前アクセスのある所定のアドレスとが記
憶素子の同一ページ内ではページモードで高速に命令実
行が可能にもののみか、または、複数の独立にアクセス
の可能なバンクを持つインターリーブ可能なもののみに
限られていた。
【０００３】
【発明が解決しようとする課題】上述した従来の記憶装
置は、同一ページが続くと実行効率が低下する、または
、連続したアドレスのアクセスで同じバンクに対し続く
と実行効率が低下するという欠点があった。
置は、同一ページが続くと実行効率が低下する、または
、連続したアドレスのアクセスで同じバンクに対し続く
と実行効率が低下するという欠点があった。
【０００４】
【課題を解決するための手段】本発明の記憶装置は、（
Ａ） アクセスが行われる度にアドレスを保持するホー
ルド回路、（Ｂ） 前記ホールド回路に保持されたアド
レスビットと、アクセス要求されるアドレスの所定のア
ドレスビットとを比較し、一致／不一致信号を出力する
第１の比較回路、（Ｃ） 前記ホールド回路に保持され
たアドレスビットと、アクセス要求されるアドレスのバ
ンクに相当するアドレスビットとを比較し、同／異バン
ク信号を出力する第２の比較回路、（Ｄ） 前記第１の
比較回路による比較結果が一致のときページモードによ
るアクセスを行い、不一致の場合には前記第２の比較回
路による比較結果によりインターリーブ動作を行う制御
回路、とを含んで構成される。
Ａ） アクセスが行われる度にアドレスを保持するホー
ルド回路、（Ｂ） 前記ホールド回路に保持されたアド
レスビットと、アクセス要求されるアドレスの所定のア
ドレスビットとを比較し、一致／不一致信号を出力する
第１の比較回路、（Ｃ） 前記ホールド回路に保持され
たアドレスビットと、アクセス要求されるアドレスのバ
ンクに相当するアドレスビットとを比較し、同／異バン
ク信号を出力する第２の比較回路、（Ｄ） 前記第１の
比較回路による比較結果が一致のときページモードによ
るアクセスを行い、不一致の場合には前記第２の比較回
路による比較結果によりインターリーブ動作を行う制御
回路、とを含んで構成される。
【０００５】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００６】図１は、本発明の一実施例を示すブロック
図である。図１に示す記憶装置は、（Ａ） アクセスが
行われる度にアドレスを保持するホールド回路１、（Ｂ
） ホールド回路１に保持されたアドレスビットと、ア
クセス要求されるアドレスの所定のアドレスビットとを
比較し、一致／不一致信号を出力する第１の比較回路２
、（Ｃ） ホールド回路１に保持されたアドレスビット
と、アクセス要求されるアドレスのバンクに相当するア
ドレスビットとを比較し、同／異バンク信号を出力する
第２の比較回路３、（Ｄ） 比較回路２による比較結果
が一致のときページモードによるアクセスを行い、不一
致の場合には比較回路３による比較結果によりインター
リーブ動作を行う制御回路４、とを含んで構成される。
図である。図１に示す記憶装置は、（Ａ） アクセスが
行われる度にアドレスを保持するホールド回路１、（Ｂ
） ホールド回路１に保持されたアドレスビットと、ア
クセス要求されるアドレスの所定のアドレスビットとを
比較し、一致／不一致信号を出力する第１の比較回路２
、（Ｃ） ホールド回路１に保持されたアドレスビット
と、アクセス要求されるアドレスのバンクに相当するア
ドレスビットとを比較し、同／異バンク信号を出力する
第２の比較回路３、（Ｄ） 比較回路２による比較結果
が一致のときページモードによるアクセスを行い、不一
致の場合には比較回路３による比較結果によりインター
リーブ動作を行う制御回路４、とを含んで構成される。
【０００７】記憶素子５は、全アドレスビットを指定し
てアクセスする通常モードと、前述のアドレスビットの
所定部分により予め指定された記憶領域について該記憶
領域内のアドレスのみを指定してアクセスするページモ
ードを有する。
てアクセスする通常モードと、前述のアドレスビットの
所定部分により予め指定された記憶領域について該記憶
領域内のアドレスのみを指定してアクセスするページモ
ードを有する。
【０００８】
【発明の効果】本発明の記憶装置は、実行効率を向上で
きるという効果がある。
きるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ ホールド回路
２，３ 比較回路
４ 制御回路
５ 記憶素子
Claims (1)
- 【請求項１】（Ａ） アクセスが行われる度にアドレス
を保持するホールド回路、（Ｂ） 前記ホールド回路に
保持されたアドレスビットと、アクセス要求されるアド
レスの所定のアドレスビットとを比較し、一致／不一致
信号を出力する第１の比較回路、（Ｃ） 前記ホールド
回路に保持されたアドレスビットと、アクセス要求され
るアドレスのバンクに相当するアドレスビットとを比較
し、同／異バンク信号を出力する第２の比較回路、（Ｄ
） 前記第１の比較回路による比較結果が一致のときペ
ージモードによるアクセスを行い、不一致の場合には前
記第２の比較回路による比較結果によりインターリーブ
動作を行う制御回路、とを含むことを特徴とする記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077291A JPH04373042A (ja) | 1991-06-24 | 1991-06-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15077291A JPH04373042A (ja) | 1991-06-24 | 1991-06-24 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373042A true JPH04373042A (ja) | 1992-12-25 |
Family
ID=15504089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15077291A Pending JPH04373042A (ja) | 1991-06-24 | 1991-06-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373042A (ja) |
-
1991
- 1991-06-24 JP JP15077291A patent/JPH04373042A/ja active Pending
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