JPH0310332A - マイクロプロセッサー制御装置 - Google Patents
マイクロプロセッサー制御装置Info
- Publication number
- JPH0310332A JPH0310332A JP1146368A JP14636889A JPH0310332A JP H0310332 A JPH0310332 A JP H0310332A JP 1146368 A JP1146368 A JP 1146368A JP 14636889 A JP14636889 A JP 14636889A JP H0310332 A JPH0310332 A JP H0310332A
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- JP
- Japan
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- microprocessor
- runaway
- controlled
- output
- timer
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 230000006378 damage Effects 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 2
- 238000012790 confirmation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサーを用いて制御をおこな
う装置の保護回路に関する。
う装置の保護回路に関する。
従来、マイクロプロセッサ−１を用いて制御をおこなう
装置においては、第１図に示すようにマイクロプロセッ
サ−１の暴走検出回路６を有し、マイクロプロセッサ−
１の暴走検出時、表示を行ないマイクロプロセッサ−の
制御する素子９，１０゜１１．１２，１３，１４，１５
．１６の保護回路８は３ＩＩに有する。
装置においては、第１図に示すようにマイクロプロセッ
サ−１の暴走検出回路６を有し、マイクロプロセッサ−
１の暴走検出時、表示を行ないマイクロプロセッサ−の
制御する素子９，１０゜１１．１２，１３，１４，１５
．１６の保護回路８は３ＩＩに有する。
マイクロプロセッサ−１の暴走時、マイクロプロセッサ
−１の制御する素子９，１０，１１，１２゜１３．１４
，１５．１６がオンになりっばなしになり、保護回路８
が作動する場合がある。保護回路８がヒユーズの場合、
その都度、ヒユーズを交換しなければならない。マイク
ロプロセッサ−１の暴走はノイズで発生する場合が多く
、部品故障に比べ頻度が多い。そのため、従来は保護回
路８の交換の頻度が多いという欠点があった。
−１の制御する素子９，１０，１１，１２゜１３．１４
，１５．１６がオンになりっばなしになり、保護回路８
が作動する場合がある。保護回路８がヒユーズの場合、
その都度、ヒユーズを交換しなければならない。マイク
ロプロセッサ−１の暴走はノイズで発生する場合が多く
、部品故障に比べ頻度が多い。そのため、従来は保護回
路８の交換の頻度が多いという欠点があった。
本発明においては、マイクロプロセッサ−１を用いて制
御をおこなう装置においてマイクロプロセッサ−の暴走
検出回路６を有し、マイクコプロセッサ−の暴走検出時
に、マイクロプロセッサ〜が制御する素子が安全側に作
動するように、暴走検出回路の出力をマイクロプロセッ
サ−が制御する素子の入力段に接続する。
御をおこなう装置においてマイクロプロセッサ−の暴走
検出回路６を有し、マイクコプロセッサ−の暴走検出時
に、マイクロプロセッサ〜が制御する素子が安全側に作
動するように、暴走検出回路の出力をマイクロプロセッ
サ−が制御する素子の入力段に接続する。
次に本発明の′実施例について図面を参照して説明する
。
。
第１図を参照すると本発明の実施例は、マイクロプロセ
ッサ−１でステップ・モータ１７を制御する場合である
。マイクロプロセッサ−１，ＲＯＭ２、ＲＡＭ３．Ｉ１
０ポート４で制御回路を構成する場合、アドレス線、デ
ータ線あるいは制御線にノイズがのり、この結果、マイ
クロプロセッサ−１のオペコードフエッチザイクルにお
いて、正常なデータが受信されながった場合、マイクロ
プロセッサ−１は通常、暴走する。
ッサ−１でステップ・モータ１７を制御する場合である
。マイクロプロセッサ−１，ＲＯＭ２、ＲＡＭ３．Ｉ１
０ポート４で制御回路を構成する場合、アドレス線、デ
ータ線あるいは制御線にノイズがのり、この結果、マイ
クロプロセッサ−１のオペコードフエッチザイクルにお
いて、正常なデータが受信されながった場合、マイクロ
プロセッサ−１は通常、暴走する。
この結果、第１図におけるＩ１０ポート４の出力は制御
されない状態となり、Ｉ１０ポート４の出力１が１にな
りっばなしになり、出力２あるいは出力３が変化しない
といり場合もおこる。従来の場合は、この時はトランジ
スタＴｒ＋９．Ｔｒ３１１はオンになりっばなしとなり
、さらにトランジスタＴ ｒ ｓ １３かトランジスタ
Ｔ ｒ ｓ １４のうち、いずれか１つあるいはトラン
ジスタＴｒ７１５かトランジスタＴ ｒ ａ １６のう
ちいずれが１つがオンとなりっばなしになる。このため
大きな電流がヒユーズ８トランジスタに流れ、ヒユーズ
８が切断する。実施例では暴走検出時、出力が０となる
信号をＡＮＤゲート１−１８及びＡＮＤゲート２・１９
に入力するため、マイクロプロセッサー暴走検出時、ト
ランジスタＴｒ、９及びトランジスタＴｒｓｌｌがオフ
するため、マイクロプロセッサー暴走が発生してもヒユ
ーズ８が切断する前に電流は零となる。このためマイク
ロプロセッサー暴走が発生してもヒユーズ８は切断しな
い。
されない状態となり、Ｉ１０ポート４の出力１が１にな
りっばなしになり、出力２あるいは出力３が変化しない
といり場合もおこる。従来の場合は、この時はトランジ
スタＴｒ＋９．Ｔｒ３１１はオンになりっばなしとなり
、さらにトランジスタＴ ｒ ｓ １３かトランジスタ
Ｔ ｒ ｓ １４のうち、いずれか１つあるいはトラン
ジスタＴｒ７１５かトランジスタＴ ｒ ａ １６のう
ちいずれが１つがオンとなりっばなしになる。このため
大きな電流がヒユーズ８トランジスタに流れ、ヒユーズ
８が切断する。実施例では暴走検出時、出力が０となる
信号をＡＮＤゲート１−１８及びＡＮＤゲート２・１９
に入力するため、マイクロプロセッサー暴走検出時、ト
ランジスタＴｒ、９及びトランジスタＴｒｓｌｌがオフ
するため、マイクロプロセッサー暴走が発生してもヒユ
ーズ８が切断する前に電流は零となる。このためマイク
ロプロセッサー暴走が発生してもヒユーズ８は切断しな
い。
マイクロプロセッサ−暴走検出回路６としては、第２図
に示すように８２５３のようなプログラマブルタイマー
２２を使用し、１つのタイマーは一定周期でパルスを発
生し、このパルスをマイクロプロセッサ−１の割込み端
子ＩＮＴに入力する。
に示すように８２５３のようなプログラマブルタイマー
２２を使用し、１つのタイマーは一定周期でパルスを発
生し、このパルスをマイクロプロセッサ−１の割込み端
子ＩＮＴに入力する。
マイクロプロセッサ−１は割込みを検出するとアドレス
線にエンコードして割込確認信号をだす。
線にエンコードして割込確認信号をだす。
割込確認信号をあられすアドレス線をデコーダ５に入力
する。アドレス線が割込確認信号をあられす時は、デコ
ーダ５の出力が１になる。このデコーダ出力をもう１つ
のタイマーのゲート端子に入力し、このタイマーをゲー
ト端子にパルスがあられれるとカウント値をリセットし
、はじめからカウントするモードに設定し、かつタイマ
ーの値を第１のタイマーの値より大きく設定する。この
時、第１のタイマーから一定周期でマイクロプロセッサ
−１に割込みがかかり、マイクロプロセッサ−１が正常
に動作していればアドレス線に割込５ 確認信号をだし、この結果、デコーダ５の出力が１とな
り、第２のタイマーのゲート端子に入力されるため、第
２のタイマーのカウント値がリセットされる。このため
第２のタイマーから出力ができることはない。もし、マ
イクロプロセッサ−１が暴走していれば、割込入力に対
して割込確認信号を出さないため、第２のタイマーのゲ
ート端子にパルスがあられれない。このため、第２のタ
イマーのカウントが継続され、カウント・アウト時にタ
イマーの出力からパルスが発生される。このパルスをタ
イマーへ加えるクロック２よりさらに周期の短かいクロ
ック３でラッチして暴走検出回路の出力とする。
する。アドレス線が割込確認信号をあられす時は、デコ
ーダ５の出力が１になる。このデコーダ出力をもう１つ
のタイマーのゲート端子に入力し、このタイマーをゲー
ト端子にパルスがあられれるとカウント値をリセットし
、はじめからカウントするモードに設定し、かつタイマ
ーの値を第１のタイマーの値より大きく設定する。この
時、第１のタイマーから一定周期でマイクロプロセッサ
−１に割込みがかかり、マイクロプロセッサ−１が正常
に動作していればアドレス線に割込５ 確認信号をだし、この結果、デコーダ５の出力が１とな
り、第２のタイマーのゲート端子に入力されるため、第
２のタイマーのカウント値がリセットされる。このため
第２のタイマーから出力ができることはない。もし、マ
イクロプロセッサ−１が暴走していれば、割込入力に対
して割込確認信号を出さないため、第２のタイマーのゲ
ート端子にパルスがあられれない。このため、第２のタ
イマーのカウントが継続され、カウント・アウト時にタ
イマーの出力からパルスが発生される。このパルスをタ
イマーへ加えるクロック２よりさらに周期の短かいクロ
ック３でラッチして暴走検出回路の出力とする。
本発明は以上説明したように、マイクロプロセッサ−の
暴走時、マイクロプロセッサ−が制御する素子およびそ
の保護回路の破壊をふせぐ効果がある。
暴走時、マイクロプロセッサ−が制御する素子およびそ
の保護回路の破壊をふせぐ効果がある。
＝６
第１図は本発明の一実施例によるマイクロプロセッサ−
によるステップモータの制御回路の回路図、第２図は本
実施例におけるマイクロプロセッサ−暴走検出回路の回
路図、第３図は従来例の回路図である。 １・・・・・・マイクロプロセッサ−２・・・・・・Ｒ
ＯＭ。 ３・・・・・・ＲＡＭ、４・・・・・・Ｉ１０ポート、
５・・・・・・デコーダ、６・・・・・・暴走検出回路
、７・・・・・・表示機構、８・・・・・・保護回路（
ヒユーズ）、９，１０，１１゜１２．１３，１４，１５
．１６・・・・・・トランジスタ、１７・・・・・・ス
テップ、モータ、１８．１９・・・・・・ＡＮＤゲート
、２０，２１．２３・・・・・・ＮＡＮＤゲート、２２
・・・・・・プログラマブル・タイマー ２４・・・・
・・ＮＯＲゲート、２５・・・・・・Ｄタイプフリップ
フロラフ。
によるステップモータの制御回路の回路図、第２図は本
実施例におけるマイクロプロセッサ−暴走検出回路の回
路図、第３図は従来例の回路図である。 １・・・・・・マイクロプロセッサ−２・・・・・・Ｒ
ＯＭ。 ３・・・・・・ＲＡＭ、４・・・・・・Ｉ１０ポート、
５・・・・・・デコーダ、６・・・・・・暴走検出回路
、７・・・・・・表示機構、８・・・・・・保護回路（
ヒユーズ）、９，１０，１１゜１２．１３，１４，１５
．１６・・・・・・トランジスタ、１７・・・・・・ス
テップ、モータ、１８．１９・・・・・・ＡＮＤゲート
、２０，２１．２３・・・・・・ＮＡＮＤゲート、２２
・・・・・・プログラマブル・タイマー ２４・・・・
・・ＮＯＲゲート、２５・・・・・・Ｄタイプフリップ
フロラフ。
Claims (1)
- マイクロプロセッサーを用いて制御を行なう装置におい
て、マイクロプロセッサーの暴走検出回路を有し、マイ
クロプロセッサーの暴走時、マイクロプロセッサーによ
り制御される素子で、素子自身あるいはその保護回路が
破壊される可能性のある素子に対し、その素子の入力段
をマイクロプロセッサーからの制御出力とマイクロプロ
セッサーの暴走検出回路の出力の論理積で構成し、マイ
クロプロセッサーの暴走検出時、マイクロプロセッサー
により制御される素子が安全側に動作することを特徴と
するマイクロプロセッサー制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146368A JPH0310332A (ja) | 1989-06-07 | 1989-06-07 | マイクロプロセッサー制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146368A JPH0310332A (ja) | 1989-06-07 | 1989-06-07 | マイクロプロセッサー制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310332A true JPH0310332A (ja) | 1991-01-17 |
Family
ID=15406141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146368A Pending JPH0310332A (ja) | 1989-06-07 | 1989-06-07 | マイクロプロセッサー制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310332A (ja) |
-
1989
- 1989-06-07 JP JP1146368A patent/JPH0310332A/ja active Pending
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