JPH0310320B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタルデータ処理システムに係
り、特に、そのビデオ出力及び二次記憶装置の作
動性をテストする診断システムに係る。

従来の技術 デジタルデータ処理システムで最も考慮すべき
ものは、作動の信頼性である。これまで、信頼性
を確保し且つ高めるために多大な努力が払われて
きた。これら技術の幾つかは、有用であるが、実
施するための経費が高かつたり、特定の形式のシ
ステムにしか適していなかつたりである。最近低
コストのパーソナルコンピユータシステムの基礎
をなすマイクロコンピユータの出現により、低コ
ストの診断技術が必要となつてきている。典型的
に、謂ゆる“パーソナルコンピユータ”に用いら
れるマイクロコンピユータシステムは、出力を表
示するビデオデイスプレイと、大量記憶装置をな
すデイスク記憶装置（特に謂ゆる“フロツピ”デ
イスク記憶装置）を使用している。

発明の目的 そこで、本発明の目的は、マイクロコンピユー
タシステムのようなデータ処理システム用のビデ
オ出力及び二次記憶装置の作動性をテストする安
価な診断システムを提供することである。

発明の構成、作用及び効果 本発明によれば、診断システムはデータ処理シ
ステムの中央処理ユニツト（プロセツサ）を利用
して、既知の模擬データ信号をビデオ表示サブシ
ステム及びデイスク記憶サブシステムに送り、こ
れらサブシステムが上記の模擬データ信号を処理
して、処理済みの信号を中央処理ユニツトに返送
することにより、上記の目的が達成される。上記
の処理済みの信号は、返送される筈である既知の
信号と比較され、実際に返送された信号とこの予
想される信号とが相違する場合には、中央処理ユ
ニツトがエラー信号を発生する。

このようなマイクロコンピユータシステムのビ
デオサブシステムは、表示リフレツシユメモリ
と、文字発生器と、制御回路と、ビデオ表示装
置、通常は、陰極線管（CRT）とを備えている。
システムの作動中の如何なる所与の時間にも、表
示リフレツシユメモリは、CRTスクリーンに表
示される全ての表示文字をコードの形態で含んで
いる。文字のコードは、このメモリから１つづつ
検索され、文字発生器へ送られる。文字発生器
は、表示される文字セツトに対するドツトマトリ
クスパターンを含んでいる。文字発生器は、文字
コードに応答して、CRTビームがスクリーンを
横切つてスイープする時にこのビームをオン及び
オフに切り換える一連のビツトを形成し、次々の
文字のドツトを描く。スクリーンに表示される文
字行は、一連のCRT水平スイープ即ち走査線で
構成される。従つて、１つの表示行における文字
のコードが何回も文字発生器に送られ、文字発生
器は、これに応答して、その文字行を構成する
次々の走査線のドツトに対するビデオ信号を形成
する。

更に詳細に説明すると、文字行を表示する表示
ユニツトに送られるビデオ信号は、先ず、全ての
文字の第１走査線を表示するための信号を含み、
これに続いて、第２走査線に対する信号があり、
等々となつている。従つて、各文字のビデオ信号
は、同じ表示行にある他の文字のビデオ信号とイ
ンターリーブされる。

診断ルーチンとしては、完全な１組の表示文字
を含む文字列のコードがリフレツシユメモリにロ
ードされ、更に、通常の使用中に表示メモリへロ
ードされないような表示できない文字に対するコ
ードもリフレツシユメモリにロードされる。例え
ば、このコードは、“削除文字“に対する一般の
コードである。文字発生器は、この非表示文字に
応答して、繰返し穴長度チエツク（CRC）コー
ドを表わす一連のビツトを形成し、これは、診断
ルーチンに使用される表示文字列に応答して文字
発生器により出力されるビツトに対するものであ
る。

診断ルーチンの期間中は、文字発生器によつて
出力されたビデオ信号が表示されず、表示装置は
故意にブランクされる。制御回路は、文字発生器
の速度を、その通常の出力速度である約24MHzか
ら、ゆつくりとしたビツト速度、約250KHzに下
げ、文字発生器からのこの低速化されたビデオ信
号は、ビツト流（走査線ごと）として低速直列通
信ポートへ送られ、次いで、中央処理ユニツトへ
送られる。

中央処理ユニツトは、文字発生器からのビツト
流に応答してCRCコードを形成し、この形成し
たコードを、文字発生器から受け取つたCRCコ
ードを比較して、このループ・バツク構成体に含
まれた素子が適切に作動しているかどうかを判断
する。特に、表示文字を表わしているビツト流に
応答して中央処理ユニツトで計算されたCRCコ
ードが、文字発生器により出力されたCRCコー
ド“文字“と同じでない場合には、修正すべき機
能不良が生じている。

又、このようなマイクロコンピユータシステム
の二次記憶サブシステムは、一般に、デイスク記
憶装置及びその制御ユニツトを備えている。本発
明の第２の特徴によれば、二次記憶サブシステム
の作動の診断に用いるために、データ処理システ
ムの一次メモリユニツトの１部分に、或る所定の
データ記憶される。このデータは、既知の情報の
MFMエンコード記録体を模擬するものである
が、これは、中央処理ユニツトによつて二次記憶
システムの制御ユニツトへ送られ、データ分離及
びデコード作動のためにこの制御ユニツトに通さ
れ、次いで、デイスク駆動装置から読み取られデ
ータを模擬するために、中央処理ユニツトへ返送
される。制御ユニツトから中央処理ユニツトへ返
送された信号は、中央処理ユニツトにより、制御
ユニツトへ与えられたMFMエンコードデータの
非エンコード形態である他の記憶データと比較さ
れ、デイスク駆動装置から読み取るための信号を
制御ユニツトが適切に処理したことが確かめられ
る。

本発明の更に別の目的、特徴及び効果は、添付
図面を参照した以下の詳細な説明より容易に明ら
かとなろう。

実施例 本発明は、第１図にブロツク図で示されたよう
なデジタルコンピユータシステムに係る。コンピ
ユータ１０は、第１の16ビツトプロセツサ１２
と、第２の８ビツトプロセツサ１４とを備えてい
る。これらのプロセツサ１２及び１４は、共有し
た主メモリ１６を介して互いに通信できる。又、
これらのプロセツサは、点線１８及び２０で概略
的に示されたように直接的な信号によつて互いに
割込みを行なうことができる。プロセツサ１２
は、例えば、米国、カリフオルニア洲、サンタク
ララに所在するIntel Corporationから入手でき
る型式8088マイクロプロセツサであり、そしてプ
ロセツサ１４は、米国、カリフオルニア洲、キユ
パーチノに所在するZilog Corporationの型式
Z80マイクロプロセツサである。プロセツサ１２
及び１４の各々は、システムの他の要素と通信す
るためのバス（各々２２及び２４）を用いてい
る。第１のバス２２は、マイクロプロセツサ１
２、共有メモリ１６、直列装置インターフエイス
２６、リード・オンリ・メモリ（ROM）２８、
リフレツシユメモリ３０及びビデオ発生器３４を
相互接続し、ビデオ発生器３４は、ビデオ表示装
置４２に表示するためのビデオ信号を形成する。
これに対して、第２のバス２４は、マイクロプロ
セツサ１４、共有メモリ１６、専用メモリ３６及
びデイスク制御ユニツト３８を相互接続する。

これらの要素の各々の目的と機能を簡単に説明
する。直列装置インターフエイス２６は、バス２
２の並列信号をビツト直列信号に変換して、ライ
ン４０（ａ）−４０（ｎ）を経て、キーボード、
プリンタ及び通信リンクといつた直列装置に送る
と共に、これら装置からの直列信号を並列信号に
変換してバス２２へ送る。ROM２８は、プロセ
ツサ１２の診断プログラムを記憶している。リフ
レツシユメモリ３０は、ビデオ表示装置４２に表
示される文字のコードを記憶している。リフレツ
シユメモリ３０は、ビデオ表示装置４２上の各々
の文字位置に対する記憶位置を含んでいる。又、
リフレツシユメモリ３０は、文字を点滅させるか
又は文字にアンダーラインを引くかといつた各文
字についての特性を指示する位置も含んでいる。

ビデオ発生器３４は、表示装置４２を作動する
のに適したタイミング信号及び制御信号を供給す
ると共に、リフレツシユメモリ３０に記憶された
情報を、表示装置４２のスクリーンに適当なピク
セル（即ち、ドツト）を表示する（即ち、オンに
する）ためのビツト流に変換する。専用メモリ３
６は、プロセツサ１４のための局部的なプログラ
ム記憶を果たす。デイスク制御ユニツト３８はデ
イスク駆動装置４４へのインターフエイスを形成
する。

第２図は、ビデオ出力システムの診断に関する
本発明の第１の特徴に従つて第１図の装置の作動
をより機能的に示す別のブロツク図である。第２
図においては、第１図のビデオ発生器３４が、３
つの構成要素、即ち、文字発生器３４Ａ、制御及
びタイミング回路３４Ｂ、及びタイミングセレク
タ３４Ｃに分けられている。タイミングセレクタ
３４Ｃは、実際には、プロセツサ１２内に含まれ
るが、説明の明瞭化を図るために、別個の素子と
して示されている。同様に他の機能要素もプロセ
ツサ１２内に含まれる。

文字発生器３４Ａは、表示装置４２に表示でき
る全ての文字のドツトマトリクス表示を含んでい
る。一般にそうであるように、文字発生器３４Ａ
は、リフレツシユメモリ３０から、文字のコード
を、これらが表示される順序で受け取り、そして
又、制御及びタイミング回路３４Ｂから、各文字
行を表示するに必要な次々のビデオ走査線の本数
信号を受け取る。従つて、最初の表示行の文字の
コードが、最初の走査線の本数と共に、文字発生
器３４Ａへ順次に送られ、制御及びタイミング回
路３４Ｂの制御のもとで、文字発生器３４Ａはそ
れに応答して、CRTスクリーンを横切つて最初
の走査線に表示されるドツトの列を表わしている
ビデオ信号を形成する。最初の文字行の全てのド
ツトが表示されてしまうまで、このプロセスが走
査線毎に繰返される。次いで、同様に、次の文字
行が表示される。

又、文字発生器３４Ａは、好ましくは全ての表
示文字のコードを所定の順序で受け取るのに応答
してこれが出力するドツト流に対応するCRCコ
ードも含んでいる。文字発生器３４Ａは、表示文
字を表わしていない所定の文字コードに応答して
CRCコードを出力する。文字発生器３４Ａから
のCRCコードは、表示文字を表わすビツトと同
じフオーマツトのビツト列の形態である。従つ
て、CRCコードのビツトは、一連の走査線にお
いてグループとして出力され、これらのグループ
は表示文字の対応走査線におけるビツトのグルー
プとインターリーブされる。

制御及びタイミング回路３４Ｂによるタイミン
グどりは、２つの基本的なクロツク速度の１つを
選択するタイミングセレクタ３４Ｃによつ制御さ
れる。プロセツサ１２によつてライン５４に供給
されるモード制御信号は、タイミングセレクタ３
４Ｃの出力にどちらのクロツク速度が現われるか
を決定する。モード信号が第１状態で与えられた
時には、タイミングセレクタ３４Ｃからのクロツ
クが速い速度であり、回路３４Ｂはビデオ表示と
して標準的な速度でタイミング信号を与えるが、
第２の（診断）モードの信号状態においては、タ
イミングセレクタ３４Ｃからのクロツクが遅い速
度であり、回路３４Ｂは標準ビデオ速度より実質
的に遅い速度でタイミング信号を与える。例え
ば、速いクロツクの場合は、文字発生器３４Ａか
ら２４ＭHzのビデオ出力が発生されるが、遅いク
ロツクの場合は、250KHzの“ビデオ”出力が発
生される。

診断モードにおいては、プロセツサ１２が低速
モード信号をライン５４に発生する。この状態の
モード信号に応答して、制御及びタイミング回路
３４Ｂは、ビデオ表示装置４２にブランクを形成
し、“低速”ビツト直列ビデオ信号を与える。こ
の信号は、次いで、直列インターフエイス２６に
よつて並列ワードに変換される。これらの並列ワ
ードは、インターフエイス２６からバス２２を経
てメモリ１６へ送られる。プロセツサ１２は、ラ
イン５４に診断モード信号を与える前にリフレツ
シユメモリ３０に所定の文字パターンを書き込ん
でいるか、或いはライン５４に診断モード信号を
与えるのと同時にリフレツシユメモリ３０に所定
の文字パターンを書き込む。この文字パターン
は、文字発生器３４Ａの全ての或いはほゞ全ての
作動素子を働かせるような所定シーケンスの表示
文字で構成される。又、このシーケンスは、文字
発生器３４ＡからCRCコードを出力されるよう
な文字コードも含んでいる。

サンプリングされたビツト流は、共有メモリ１
６にロードされた後、プロセツサ１２によつて処
理される。プロセツサは、適当なシーケンスの命
令に応答して、CRCコードを記憶ビツト流から
分離し、これをゼロに置き換える。次いで、プロ
セツサは、これにより生じる記憶ビツト流に対す
るCRCコードを計算し、これを、ビツト流から
回復したCRCコードと比較する。２つのCRCコ
ードが一致する場合は、このプロセスに含まれた
種々のユニツト、例えば、リフレツシユメモリ３
０、ビデオ発生器３４及びバス２２が適切に機能
していることを示す。

本発明による例示的なシステムにおいては、ビ
デオ出力信号は、その速度の２倍でサンプリング
され、即ち、250KHzクロツクと同期して500KHz
でサンプリングされる。これにより、制御及びタ
イミング回路３４Ｂが250KHzクロツク信号のど
ちらの信号縁を使用するかに拘りなく、ビデオ信
号をサンプリングすることができる。又、プロセ
ツサは、表示像を拡大するためにビデオ発生器３
４によつて行なわれるドツト拡張のようなビツト
流に対する他の変更も考慮している。

別の１組の文字を表示するために新たな文字発
生器３４Ａがシステムに挿入される場合には、こ
れら文字を表示するためのCRCコードがこの文
字発生器に設けられ、このコードは、前記したも
のと同じ非表示文字コードに応答して文字発生器
３４Ａによつて出力される。それ故、診断ルーチ
ンは、変更の必要なく、新たな文字発生器でもつ
て実行することができる。それ故、このルーチン
をリード・オンリ・メモリ２８に記憶することが
できる。

説明の明瞭化を図るために、以上の説明では、
回路設計について自明となる多くの詳細事項は省
略してあることを理解されたい。文字発生器、ビ
デオタイミング信号発生器、ビデオブランキング
回路、等々の詳細な設計は、当業者にとつて明ら
かであり、これらを説明すると、かえつて本発明
の要旨が分かりにくくなろう。更に、表示すべき
文字のドツトマトリクス表示を含むビツトマツプ
式リフレツシユメモリを用いたシステムにも本診
断構成体を適用できることを理解されたい。

本発明の第２の特徴を更に説明するため、第１
図のブロツク図に示された制御ユニツト３８の内
部構造が第３図に示されている。メモリ１６を介
して作動するプロセツサ１２は、制御ユニツト３
８及びフロツピデイスク駆動装置４４より成る二
次記憶ユニツトに対して診断モードを開始する。

実際の診断ルーチンは、プロセツサ１４の制御
のもとで作動する。

診断モードの目的は、制御ユニツト３８内の
種々の要素、例えば、データセパレータ・デコー
ダ６２及び他のの読み取りチヤンネル回路（例え
ば、状態及び制御レジスタ、トラツクカウント回
路、及び直列／並列変換回路のような素子を含む
単一チツプデイスク制御器６８）の作動をチエツ
クすることである。

通常、フロツピデイスク駆動装置４４の媒体に
書込まれるデータは、謂るMFM（即ち、変型周
波数変調（modified frequency modulation）又
は、M2FMとも称する）フオーマツトでエンコ
ードされる。MFMフオーマツトでは、クロツク
信号がデータに埋もれている。従つて、制御ユニ
ツト３８は、記録データからクロツク信号を分離
して記録データを表わすデータビツト流を取り出
すデータセパレータ・デコーダ６２を備えてい
る。

制御器６８は、エンコードされたMFMデータ
をデコードすると共に、通常各デイスク区分の初
めに記録されている或る”オーバーヘツド”情報
をデータ流から分離する。このような情報は、前
置き部、アドレスマーク及び見出し部を含む。デ
ータセパレータ・デコーダ６２のクロツク出力
は、ライン６４に送られ、デコードされた読み取
りデータはライン６６に送られ、これら両者は制
御器６８へ送られ、該制御器はデータをバス２４
を経てプロセツサ１４へ送る。デイスク駆動装置
へ書き込みを行なう場合には、バス２４からのデ
ータ信号が書き込み処理回路７２によつて処理さ
れ、この回路は既にエンコードされた信号を適当
に調整する。これらのエンコードされた信号は、
次いで、インターフエイス７４を経てデイスク駆
動装置４４へ送られ、インターフエイス７４は適
当なライン駆動装置及び受信器を備えている。

データは、ビツト直列形態でデイスク４４に書
き込まれたり読み取られたりし、一方、ビツト並
列形態でバス２４を経て転送される。制御器６８
は、必要な直列−並列及び並列−直列変換を行な
う汎用非同期受信器／送信器（UART）を備え
ている。

本発明の１つの特徴は、データセパレータ・デ
コーダ６２及び制御器６８の１部分の作動を確認
するテストパターンを制御ユニツト３８に与える
ことである。このため、スイツチ即ちマルチプレ
クサ７６が設けられている。スイツチ７６が第３
図に示された位置にある場合には、16ビツトプロ
セツサ１２からのデータが、UART７２で並列
−直列変換された後、データセパレータ・デコー
ダ６２の入力へ直接送られ、フロツピデイスク駆
動装置４４により送られるデータを模擬する。

然し乍ら、典型的に、UART７２のような汎
用非同期受信器／送信器は、並列入力信号を直列
出力信号に変換する時には、ビツトの重みが次第
に高くなるように、即ち、最下位ビツトが最初で
最上位ビツトが最後となるように構成された直列
データワードを供給する。これに対して、通常
は、大部分のフロツプデイスク駆動装置の直列出
力は、最上位ビツトが最初となるように与えられ
る。これら２つのビツトシーケンスの組違は、以
下に述べるようにして受け容れられる。

主メモリ１６の予め割当てられた専用領域に
は、制御ユニツト３８に通されるテスト信号１６
Ａが書き込まれる。このテスト信号１６Ａは、あ
たかも、生のデータ１６ＢがMFMフオーマツト
でエンコードされ、次いで、その各バイトがビツ
トについて順序が反転され（即ち、最上位ビツト
（MSB）が最下位ビツトになり、等々というよう
に）たかのように、書き込まれる。この“模擬さ
れたMFM“信号は、次いで、UART７２からビ
ツトごとにデータセパレータ・デコーダ６２の入
力へ送られる。“デコード“された“読み取りデ
ータ“信号は、ライン６６を経て制御器６８へ送
られ、次いでバス２４を経てプロセツサ１４及び
メモリ１６へ送られる。

プロセツサ１２は、エンコードされない生のデ
ータ１６Ｂと、データセパレータ・デコーダ６２
から読み取つた回復したデータとを比較する。元
のデータ１６Ｂと回復したデータとが一致する場
合には、バスインターフエイス６８及びデータセ
パレータ・デコーダ６２が適切に作動しており、
プロセツサ１２は診断ルーチンが首尾よく終了し
たいという信号を発生する。さもなくば、エラー
状態の指示が与えられる。

デイスク駆動装置４４の通常の作動中には、ス
イツチ７６が別の状態に切り換えられる。

以上、本発明の実施例を説明したが、種々の変
更、修正及び改良が当業者に容易に明らかであろ
う。このような変更、修正及び改良は本発明の範
囲内に包含されるものとする。従つて、以上の説
明は解説のためのものに過ぎず、本発明を何等限
定するものではない。本発明は、特許請求の範囲
のみによつて規定されるものとする。

【図面の簡単な説明】

第１図は、本発明を適用できるデータ処理シス
テムのハードウエアを示すブロツク図、第２図
は、第１図のシステムの１部分の機能図であり、
本発明の第１の特徴であるビデオサブシステムの
テストを説明する図、そして第３図は、第１図の
システムの１部分の機能図であつて、本発明の第
２の特徴である二次記憶サブシステムのテストを
説明する図である。 １２……第１の16ビツトプロセツサ、１４……
第２の８ビツトプロセツサ、１６……共有メモ
リ、２２，２４……バス、２６……直列装置イン
ターフエイス、２８……リード・オンリ・メモリ
（ROM）、３０……リフレツシユメモリ、３４…
…ビデオ発生器、３６……専用メモリ、３８……
デイスク制御ユニツト、４２……ビデオ表示装
置、４４……デイスク駆動装置、３４Ａ……文字
発生器、３４Ｂ……制御及びタイミング回路、３
４Ｃ……タイミングセレクタ。

Claims (1)

1. 【特許請求の範囲】 １ ビデオ表示装置と、上記ビデオ表示装置の作
   動を制御する制御及びタイミング回路と、表示さ
   れるべきデータエレメントのシーケンスの表示を
   記憶するリフレツシユメモリと、表示されるべき
   データの表示を上記リフリツシユメモリに供給す
   るプロセツサと、上記リフレツシユメモリからの
   記憶されたデータエレメント表示に応答してデー
   タエレメントのビデオ信号表示を発生してこの表
   示を上記ビデオ表示装置に供給する手段と、デー
   タ処理システムの種々の要素におけるエラーを診
   断する診断手段とを備えたデータ処理システムの
   ための診断システムであつて、 (a) 診断動作を開始するために第１状態で、そし
   て非診断動作の期間中は第２状態で、モード制
   御信号を供給する手段と； (b) 上記第１状態で供給されるモード制御信号に
   応答して第１速度で、そして上記第２状態で供
   給されるモード制御信号に応答して第２速度
   で、基本的クロツク信号を供給する手段と； (c) 上記基本的クロツク信号に応答して、１組の
   タイミング信号を供給する制御及びタイミング
   回路と； (d) 上記第１状態で供給されるモード制御信号に
   応答して上記リフレツシユメモリに、表示デー
   タエレメントの予定されたシーケンスの表示を
   ロードすると共に、表示データエレメントの予
   定されたシーケンスのビデオ信号表示に対応し
   表示データエレメントの表示と同じフオーマツ
   トを有する予想のエラー検出コードの表示をロ
   ードする手段と； (e) 上記モード制御信号が第１状態である時に、
   表示データエレメントの予定されたシーケンス
   のビデオ信号表示およびそれに対応する実際の
   エラー検出コードを、モード制御信号が第２状
   態である時のビデオ速度より実質的に遅い速度
   で供給することによつて、リフレツシユメモリ
   におけるデータエレメント表示に応答するに適
   したビデオ信号表示を発生させる手段と； (f) 表示データエレメントのビデオ信号表示に対
   する予想のエラー検出コードを計算し、予想の
   エラー検出コードと上記発生手段によつて供給
   された実際のエラー検出コードとを比較して、
   若し予想のエラー検出コードと実際のエラー検
   出コードとが異つていればエラーを指示する手
   段と； を具備することを特徴とする、診断システム。 ２ 更に、 (g) 低速度ビツト直列装置からの入力信号を受け
   取るため上記プロセツサと共働する低速度装置
   インターフエイス手段、 を備えており、 上記１組のタイミング信号は、 (i) 第１速度で供給される基本的クロツク信号に
   応答して第１組の速度で供給され、 (ii) 第２速度で供給される基本的クロツク信号に
   応答して第２組の速度で供給され、 上記第２組の速度で供給される１組のタイミン
   グ信号は、正規のビデオを表示するために上記ビ
   デオ表示装置を作動させるタイミング信号を含ん
   でおり、上記第１組の速度の１組のタイミング信
   号は、第２組の速度の１組のタイミング信号に対
   する実質的な遅速部分であり、 上記ビデオ信号表示は、上記モード制御信号が
   第１状態で供給される時に、低速度ビツト直列装
   置として作動する制御及びタイミング回路によつ
   て、低速度装置インターフエイス手段の入力とし
   て供給される、 特許請求の範囲第１項記載の診断システム。 ３ 二次記憶装置と、上記二次記憶装置の作動を
   制御する制御ユニツトと、記憶されるべき情報を
   上記二次記憶装置に供給すると共に上記二次記憶
   装置に記憶された情報を二次記憶装置から受け取
   る第１プロセツサと、第２プロセツサと、上記第
   １プロセツサと上記制御ユニツトとを接続するバ
   ス手段とを備え、上記制御ユニツトは上記バス手
   段および二次記憶装置の間を通信し、上記二次記
   憶装置は情報をバイトによつて予め定められた第
   １シーケンスでビツト直列に記録するに適してい
   るデジタルコンピユータにおけるエラーを診断す
   るための診断システムであつて、 (a) 第１組および第２組の記憶場所を有するメモ
   リと； (b) 上記制御ユニツトに含まれていて、信号を第
   １デジタルフオーマツトから第２デジタルフオ
   ーマツトに変換するデコード手段と； (c) 上記第２プロセツサからの診断モード制御信
   号に応答して、上記メモリから上記デコード手
   段に第１組のデータビツトを供給する結合手段
   と； (d) 上記メモリの第１組の記憶場所に、データビ
   ツトの第１シーケンスを記録する手段と； (e) 上記メモリの第２組の記憶場所に、第１組の
   データビツトの値を表わす第２組のデータビツ
   トを、上記結合手段が上記デコード手段に第２
   組のデータビツトを上記第１シーケンスに対し
   て使用されたと同じビツトの重さの順序で供給
   するために、第２組のデータビツトが二次記録
   装置にビツトの重さの順序を逆転して記録され
   ていたように記録する手段と； (f) 上記結合手段によつて上記デコード手段に供
   給された信号に応答して上記制御ユニツトから
   供給された出力信号シーケンスと上記データビ
   ツトの第１シーケンスとを比較し、若し出力信
   号シーケンスのデータ値と第１シーケンスデー
   タビツトの値とが異つていればエラーを信号す
   る手段と； を具備することを特徴とする診断システム。 ４ ビデオ表示装置と、上記ビデオ表示装置の作
   動を制御する制御及びタイミング回路と、表示さ
   れるべきデータエレメントのシーケンスの表示を
   記憶するリフレツシユメモリと、表示されるべき
   データの表示を上記リフレツシユメモリに供給す
   るプロセツサと、上記リフレツシユメモリからの
   記憶されたデータエレメント表示に応答してデー
   タエレメントのビデオ信号表示を発生して上記ビ
   デオ表示装置に供給する手段とを備えたデータ処
   理システムの種々の要素におけるエラーを診断す
   るための診断システムであつて、 (a) 診断動作を開始するために第１状態で、そし
   て非診断動作の期間中は第２状態で、モード制
   御信号を供給する手段と； (b) 上記第１状態で供給されるモード制御信号に
   応答して表示可能な文字および少くとも１つの
   表示不可能な文字の予定されたシーケンスの表
   示を上記リフレツシユメモリにロードする手段
   と； (c) 上記表示不可能な文字が存在する時に、文字
   の予定されたシーケンスのビデオ信号表示およ
   びそれに対応する実際のエラー検出コードを、
   モード制御信号が第２状態である時のビデオ速
   度よりも実質的に遅い速度で供給することによ
   つて、リフレツシユメモリにおける文字表示に
   応答するに適したビデオ信号を発生させる手段
   と； (d) 文字のビデオ信号表示に対する予想のエラー
   検出コードを計算し、予想のエラー検出コード
   とビデオ発生手段によつて供給された実際のエ
   ラー検出コードとを比較して、予想のエラー検
   出コードと実際のエラー検出コードとが異つて
   いればエラーを指示する手段と； を具備することを特徴とする診断システム。 ５ 更に、 (e) 上記第１状態で供給されるモード制御信号に
   応答して第１速度で、そして上記第２状態で供
   給されるモード制御信号に応答して第２速度
   で、基本的クロツク信号を供給する手段と； (f) 低速度ビツト直列装置からの入力信号を受け
   取るための上記プロセツサと共働する低速度装
   置インターフエイス手段と； を備えており、 上記制御及びタイミング回路は、上記基本的ク
   ロツク信号に応答して１組のタイミング信号を発
   生し、 上記１組のタイミング信号は、 (i) 第１速度で供給される基本的クロツク信号に
   応答して第１組の速度で供給され、 (ii) 第２速度で供給される基本的クロツク信号に
   応答して第２組の速度で供給され、 上記第２組の速度で供給される１組のタイミン
   グ信号は、正規のビデオを表示するために上記ビ
   デオ表示装置を作動させるタイミング信号を含ん
   でおり、上記第１組の速度の１組のタイミング信
   号は、第２組の速度の１組のタイミング信号に対
   する実質的に遅速部分であり、 上記ビデオ信号表示は、上記モード制御信号が
   第１状態で供給される時に、低速度ビツト直列装
   置として作動する制御及びタイミング回路によつ
   て、低速度装置インターフエイス手段の入力とし
   て供給される、 特許請求の範囲第４項記載の診断システム。