JPH029944U - - Google Patents

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JPH029944U
JPH029944U JP8511288U JP8511288U JPH029944U JP H029944 U JPH029944 U JP H029944U JP 8511288 U JP8511288 U JP 8511288U JP 8511288 U JP8511288 U JP 8511288U JP H029944 U JPH029944 U JP H029944U
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dma
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JP8511288U
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【図面の簡単な説明】
第１図は本考案にかかるＩ／Ｏチヤネル制御装
置の一実施例の構成を示した図、第２図及び第３
図は第１図の装置の動作説明図である。 １……ホストコンピユータ、２……主メモリ、
３……システムバス、４……Ｉ／Ｏチヤネル制御
装置、４１……ホストコンピユータインタフエイ
ス、４２……Ｉ／Ｏチヤネルインタフエイス、４
３……ＤＭＡコントローラ、４４……マイクロプ
ロセツサ、５……デバイス、６……ＳＣＳＩバス
。

Claims (1)

  1. 【実用新案登録請求の範囲】 デバイスをコンピユータシステムに接続する入
    出力チヤネル制御装置において、 入出力チヤネル制御装置を前記コンピユータシ
    ステムのシステムバスに接続するホストコンピユ
    ータインタフエイスと、 入出力チヤネル制御装置を前記デバイスが接続
    されたバスに接続する入出力チヤネルインタフエ
    イスと、 コンピユータシステムの主メモリと前記デバイ
    スとの間で行うＤＭＡ動作を制御するＤＭＡコン
    トローラと、 ＤＭＡ動作中に発生したエラーを判別し、エラ
    ーの種類によつては、ホストコンピユータに通知
    することなくデバイスに再試行を行なわせるプロ
    セツサ、 を具備した入出力チヤネル制御装置。
JP8511288U 1988-06-29 1988-06-29 Pending JPH029944U (ja)

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JP8511288U JPH029944U (ja) 1988-06-29 1988-06-29

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JPH029944U true JPH029944U (ja) 1990-01-23

Family

ID=31309788

Family Applications (1)

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JP8511288U Pending JPH029944U (ja) 1988-06-29 1988-06-29

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JP (1) JPH029944U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2009122552A1 (ja) * 2008-03-31 2011-07-28 パナソニック電工株式会社 運動補助装置

Cited By (1)

* Cited by examiner, † Cited by third party
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JPWO2009122552A1 (ja) * 2008-03-31 2011-07-28 パナソニック電工株式会社 運動補助装置

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