JPH0297058A - Semiconductor memory device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、さらに特定的には
半導体チップの内部回路への電圧の印加部分が改良され
た半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device in which a portion for applying voltage to an internal circuit of a semiconductor chip is improved.
半導体記憶装置は、微細化技術の進歩とともに高集積化
が達成されてきた。また、最近では、集積回路の動作を
安定させるために、ＣＭＯＳ回路を周辺回路として用い
ることが多く、高速化、低消費電力化が容易になってき
た。2. Description of the Related Art Semiconductor memory devices have achieved higher levels of integration along with advances in miniaturization technology. Furthermore, recently, in order to stabilize the operation of integrated circuits, CMOS circuits are often used as peripheral circuits, making it easier to increase speed and reduce power consumption.
第３図は、従来の半導体記憶装置のチップ構成の一例を
示す図である。図示のごとく、半導体記憶装置は、基本
的にはメモリセルアレイ１と、Ｘデコーダ２と、Ｙデコ
ーダ・センス回路３と、それらの回路を駆動するための
信号発生回路（第３図では省略）とが半導体チップ上に
配置されている。また、半導体チップ上には、集積化さ
れた各回路に駆動電圧を倶給するための電源バッド４お
よび５も配置される。電源バッド４は図示しない外部電
源から電源７Ｉ！ｉ圧Ｖｃｃが印加されるバッドである
（従って、以下、７ヒ源バツド４をＶｃｃバッド４と称
する）。一方、電源バッド５には接地電圧Ｖｓｓが印加
される（従って、電源バッド５を、以下、Ｖｓｓバッド
と称す）。Ｖｃｃバッド４に印加された電源電圧Ｖｃｃ
は、半導体チップ上に内部電源線として配線されたＶｃ
ｃライン８に与えられる。一方、Ｖｓｓバッド５に印加
された接地電圧は、同じく半導体チップ上に内部電源線
として配線されたＶｓｓライン９に与えられる。FIG. 3 is a diagram showing an example of a chip configuration of a conventional semiconductor memory device. As shown in the figure, the semiconductor memory device basically includes a memory cell array 1, an is placed on the semiconductor chip. Further, power supply pads 4 and 5 for supplying driving voltage to each integrated circuit are also arranged on the semiconductor chip. The power supply pad 4 is powered by a power supply 7I from an external power supply (not shown). This is the pad to which the i-pressure Vcc is applied (therefore, the 7-voltage pad 4 will be referred to as the Vcc pad 4 hereinafter). On the other hand, the ground voltage Vss is applied to the power supply pad 5 (therefore, the power supply pad 5 is hereinafter referred to as a Vss pad). Power supply voltage Vcc applied to Vcc pad 4
is Vc wired as an internal power supply line on the semiconductor chip.
c line 8. On the other hand, the ground voltage applied to the Vss pad 5 is applied to the Vss line 9, which is also wired as an internal power supply line on the semiconductor chip.
さらに、半導体チップ上には、半導体メモリがらの出力
信号を外部へ導出するための出力口路６および出力バッ
ド７も配置されている。Furthermore, an output path 6 and an output pad 7 for leading output signals from the semiconductor memory to the outside are also arranged on the semiconductor chip.
［発明が解決しようとする課題］
最近の半導体記憶装置は、使用用途が増し、種々のアプ
リケーションに使われている。そのため、従来は高速ア
クセス時間に絞った開発が行なわれてきたが、最近では
ある程度高速動作性を犠牲にしてもバッテリバックアッ
プに適した低消費電力タイプの半導体記憶装置も種々開
発されている。[Problems to be Solved by the Invention] Recent semiconductor memory devices have been used for an increasing variety of applications. For this reason, development has conventionally focused on high-speed access times, but recently various low-power-consumption semiconductor memory devices have been developed that are suitable for battery backup even if they sacrifice high-speed operation to some extent.
ところで、低消費電力の半導体記憶装置を得るためには
、それに見合った回路設計を行なう必要がある。つまり
、外部電源からたとえ同一の電源電圧Ｖｃｃが与えられ
たとしても、半導体記憶装置の各回路の消費電流が１６
速アクセスタイプのものに比べて低減し得るような回路
設計が必要である。By the way, in order to obtain a semiconductor memory device with low power consumption, it is necessary to perform a circuit design commensurate with this. In other words, even if the same power supply voltage Vcc is applied from the external power supply, the current consumption of each circuit of the semiconductor memory device is 16
A circuit design is required that can reduce the amount of noise compared to a fast access type.
そのため、低消費電力タイプの半導体記憶装置は、たと
え機能が同一でも高速アクセスタイプのものとは別の回
路設計による開発を行なわなければならなかった。Therefore, a low power consumption type semiconductor memory device had to be developed using a different circuit design from a high speed access type, even if the functions were the same.
しかしながら、半導体記憶装置は、開発コストが膨大で
あるため、よほどの需要がない限り高速アクセスタイプ
と低消費電力タイプの両方を開発するのは困難であると
いう問題点があった。However, since the development cost of semiconductor memory devices is enormous, there has been a problem in that it is difficult to develop both a high-speed access type and a low power consumption type unless there is great demand.
この発明は、上記のような問題点を解消するためになさ
れたもので、半導体記憶装置の各回路の設計変更を行な
うことなく、高速アクセスタイプと低消費電力タイプの
両方の製品を容易に実現し得るような半導体記憶装置を
提供することをｎ的とする。This invention was made to solve the above-mentioned problems, and it is possible to easily realize both high-speed access type and low power consumption type products without changing the design of each circuit of the semiconductor memory device. The objective is to provide a semiconductor memory device that can perform the following steps.
［課題を解決するための手段］
この発明にかかる半導体記憶装置は、半導体チップ上に
２つの電源バッド（正電圧印加用の電源バッド）と１つ
の電圧降下手段とを設け、一方の電源バッドは内部電源
線と直接結線されるように配置し、他方の電源バッドは
前記電圧降下手段を介して内部電源線と結線されるよう
に配置するよにしたものである。[Means for Solving the Problems] A semiconductor memory device according to the present invention is provided with two power supply pads (power supply pads for applying positive voltage) and one voltage drop means on a semiconductor chip, and one power supply pad is provided with a power supply pad for applying a positive voltage. The power supply pad is arranged so as to be directly connected to the internal power supply line, and the other power supply pad is arranged so as to be connected to the internal power supply line through the voltage drop means.
半導体記憶装置で消費される電流は、半導体チップ内の
浮遊容量への充放７１ｆ電流が多いため、半導体チップ
に使われて２いる電源電圧に依存する。The current consumed by a semiconductor memory device depends on the power supply voltage used in the semiconductor chip because there is a large amount of current 71f charging and discharging stray capacitance within the semiconductor chip.
すなわち、半導体チップの中で使用する電圧を下げれば
、その分だけ消費電流を低減することが可能である。そ
のため、本発明では、半導体チップ内に電源バッドを２
つ用意し、一方の電源バッドは従来通り内部電源線と直
接結線されるように配置するが、他方の電源バッドは電
圧降下手段を介して内部電源線に結線されるように配置
する。このように、２つ電源バッドを設けることにより
、一方の電源バッドをアセンブリ工程にて内部電源線と
直接接続されるようワイヤリングした場合には、高速の
半導体記憶装置が得られるが、他方の電源バッドを電圧
降下手段を介して内部電源線に接続するようアセンブリ
工程でワイヤリングした場合には、半導体チップ内部の
電源７ヒ圧レベルが外部の電源電圧レベルより低下させ
ることができるため、消費電力を大幅に低減させること
ができる。このとき、電源電圧が低下すると、半導体チ
ップ内部の回路の動作速度も当然ながら遅くなるが、低
消費７Ｐｉ力の用途に対しては、動作速度が低下しても
間１ｊが起こる場合はほとんどない。このように、本発
明においては、半導体記憶装置の内部回路の設計変更を
何ら行なうことなく、製品規格を２本立てにすることが
可能である。すなわち、従来の電源バッドを用いた高速
アクセスタイプの製品と、新たな電源バッドを用いたと
きの低速。That is, by lowering the voltage used in the semiconductor chip, it is possible to reduce the current consumption accordingly. Therefore, in the present invention, two power pads are provided within the semiconductor chip.
One power supply pad is arranged so as to be directly connected to the internal power supply line as before, while the other power supply pad is arranged so as to be connected to the internal power supply line through a voltage drop means. In this way, by providing two power supply pads, if one power supply pad is wired so that it is directly connected to the internal power supply line during the assembly process, a high-speed semiconductor memory device can be obtained; If the wiring is done in the assembly process so that the pad is connected to the internal power supply line through a voltage drop means, the power supply voltage level inside the semiconductor chip can be lowered from the external power supply voltage level, reducing power consumption. It can be significantly reduced. At this time, when the power supply voltage decreases, the operating speed of the circuits inside the semiconductor chip naturally slows down, but for applications with low power consumption, there are almost no cases where a delay occurs even if the operating speed decreases. . As described above, in the present invention, it is possible to provide two product standards without making any design changes to the internal circuits of the semiconductor memory device. In other words, a high-speed access type product using a conventional power supply pad and a low-speed access type product using a new power supply pad.
低消費電力タイプの製品とが得られる。A low power consumption type product can be obtained.
［実施例］
第１図は、この発明の一実施例にかかる半導体記憶装置
の半導体チップの概略構成図である。なお、この実施例
は以下の点を除いて第３図に示す従来の半導体記憶装置
と同じ構成であるので、相当する部分には同一の参照番
号を付しその説明を省略する。第１図の実施例において
は、第３図に示す従来の半導体記憶装置の構成に加えて
、新たにｖｃｃバッド４０とレベルコンバータｌＯとが
追加されている。一方のＶｃｃバッド４は、従来と同様
Ｖ ｃ ｃライン８と直接結線し得るように配置されて
いる。他方のＶｃｃバッド４０は、レベルコンバータ１
０を介してＶｃｃライン８と結線し得るように配置され
ている。[Embodiment] FIG. 1 is a schematic configuration diagram of a semiconductor chip of a semiconductor memory device according to an embodiment of the present invention. This embodiment has the same configuration as the conventional semiconductor memory device shown in FIG. 3 except for the following points, so corresponding parts are given the same reference numerals and explanations thereof will be omitted. In the embodiment shown in FIG. 1, in addition to the configuration of the conventional semiconductor memory device shown in FIG. 3, a vcc pad 40 and a level converter IO are newly added. One Vcc pad 4 is arranged so as to be directly connected to the Vcc line 8 as in the conventional case. The other Vcc pad 40 is connected to the level converter 1
It is arranged so that it can be connected to the Vcc line 8 via the Vcc line 8.
レベルコンバータ１０は、入力端子を所定の電圧まで低
下させるためのもので、その回路の一例が第２図に示さ
れている。第２図のレベルコンバータ１０は、基準電圧
発生回路１１と、トランジスタＱ１〜Ｑ４と、コンデン
サＣ１と、発振器１２とによって構成されている。基準
電圧発生回路１１は、基準電圧Ｖｒｅｆを発生し、トラ
ンジスタＱ１のゲートに与える。この尽準電圧Ｖｒｅｆ
は、Ｖｃｃバッド４０に印加される外部の電源電圧Ｖｃ
ｃ （ＥＸＴ）よりも低く設定されている。The level converter 10 is for lowering the voltage at the input terminal to a predetermined voltage, and an example of its circuit is shown in FIG. The level converter 10 in FIG. 2 includes a reference voltage generating circuit 11, transistors Q1 to Q4, a capacitor C1, and an oscillator 12. Reference voltage generation circuit 11 generates reference voltage Vref and applies it to the gate of transistor Q1. This ultimate voltage Vref
is the external power supply voltage Vc applied to the Vcc pad 40
c (EXT).
たとえば、Ｖｃｃ （ＥＸＴ）を５ＶとしたときＶｒｅ
ｆは３ｖとされる。そして、トランジスタＱ１のドレイ
ンはＶｃｃバッド４０に接続されているので、トランジ
スタＱ１のソースにはＶｒｅｆＶｖＨ（Ｖ丁、はトラン
ジスタのしきい値電圧）の電位が現われる。このトラン
ジスタＱ１のソース電位は、トランジスタＱ２とコンデ
ンサＣ１と発振器１２とによって構成される昇圧回路１
３において昇圧される。すなわち、昇圧回路１３は、そ
の出力ノードＮｌｌ：Ｖｒｅｆ＋Ｖ７Ｈの電圧を発生す
る。この昇圧回路１３の出力電圧は、出力トランジスタ
Ｑ４のゲートに与えられる。このトランジスタＱ４のド
レインはＶｃｃバッド４０に接続されており、外部の電
源電圧Ｖｃｃ（Ｅ・ＸＴ）が与えられるので、そのソー
スにはほぼＶｒｅｆの７ｕ位が発生ずる。そして、この
トランジスタＱ４のソース電位Ｖｒｅｆは、Ｖｃｃライ
ン８に与えられ、半導体チップの内部の電源電圧Ｖｃｃ
（ＩＮＴ）となる。なお、トランジスタＱ３は、クラン
プ川のトランジスタであり、昇圧回路１３の出力ノード
Ｎ１の電位がＶｒｅｆ＋Ｖ７Ｈよりも上昇すると、出力
ノードＮ１から電流を引き抜いて出力ノードＮ１の電位
をＶｒｅｆ＋Ｖｖ□に安定化させる役目を果たしている
。For example, when Vcc (EXT) is 5V, Vre
f is assumed to be 3v. Since the drain of the transistor Q1 is connected to the Vcc pad 40, a potential of VrefVvH (Vd is the threshold voltage of the transistor) appears at the source of the transistor Q1. The source potential of this transistor Q1 is applied to a booster circuit 1 composed of a transistor Q2, a capacitor C1, and an oscillator 12.
The voltage is boosted at 3. That is, the booster circuit 13 generates a voltage of its output node Nll:Vref+V7H. The output voltage of this booster circuit 13 is applied to the gate of output transistor Q4. The drain of this transistor Q4 is connected to the Vcc pad 40, and is supplied with an external power supply voltage Vcc (E.XT), so approximately 7u of Vref is generated at its source. The source potential Vref of this transistor Q4 is applied to the Vcc line 8, and the internal power supply voltage Vcc of the semiconductor chip is
(INT). The transistor Q3 is a clamp transistor, and when the potential of the output node N1 of the booster circuit 13 rises above Vref+V7H, the transistor Q3 has the role of drawing current from the output node N1 and stabilizing the potential of the output node N1 to Vref+Vv□. is fulfilled.
以上のごとく、第２図のレベルコンバータ１０は、基準
電圧発生回路１１と昇圧回路１３とによって出力トラン
ジスタＱ４のゲート電圧を制御することにより、外部の
電源電圧Ｖｃｃ （ＥＸＴ）から直接に電流駆動能力の
高い内部の電源電圧Ｖｃｃ （ＩＮＴ）−Ｖｒｅｆを作
り出すよう（１カ成されている。As described above, the level converter 10 shown in FIG. 2 has a current drive capability directly from the external power supply voltage Vcc (EXT) by controlling the gate voltage of the output transistor Q4 using the reference voltage generation circuit 11 and the booster circuit 13. One circuit is configured to generate a high internal power supply voltage Vcc (INT)-Vref.
次に、第１図および第２図に示す実施例の作用について
説明する。まず、アセンブリ工程において、■ＣＣバッ
ド４とＶｃｃライン８との間をワイヤリングすることに
より、Ｖｃｃライン８には外部の電源電圧Ｖｃｃ（、Ｅ
ＸＴ）が直接与えられる。そのため、半導体記憶装置の
内部回路には比較的高い電圧が印加され、高速アクセス
タイプの半導体記憶装置を得ることができる。たとえば
ＩＭ−ＤＲＡＭの場合に、Ｖｃｃ （ＥＸＴ）を５ｖと
すると、アクセス時間は８０ ｎ ｓであり、消費電力
としては４ｍＡである。一方、アセンブリ工程において
、ｖｃｃバッド４０をレベルコンバータ１０を介してＶ
ｃｃライン８に接続されるようワイヤリングすれば、レ
ベルコンバータ１０の電圧降下作用によって、Ｖｃｃラ
イン８にｒＪ（給される電圧レベルが外部の電源電圧Ｖ
ｃｃ （ＥＸＴ）よりも低下される。そのため、半導体
記憶装置の内部回路がたとえ同一であったとしても、低
速。Next, the operation of the embodiment shown in FIGS. 1 and 2 will be explained. First, in the assembly process, by wiring between the CC pad 4 and the Vcc line 8, the external power supply voltage Vcc (, E
XT) is given directly. Therefore, a relatively high voltage is applied to the internal circuits of the semiconductor memory device, and a high-speed access type semiconductor memory device can be obtained. For example, in the case of IM-DRAM, if Vcc (EXT) is 5V, the access time is 80 ns and the power consumption is 4 mA. On the other hand, in the assembly process, the VCC pad 40 is connected to VCC through the level converter 10.
If the wiring is connected to the cc line 8, the voltage drop effect of the level converter 10 will cause the Vcc line 8 to be connected to rJ (the supplied voltage level will be
cc (EXT). Therefore, even if the internal circuits of semiconductor memory devices are the same, they are slow.
低消費電力の半導体記憶装置を得ることができる。A semiconductor memory device with low power consumption can be obtained.
たとえば、Ｖｃｃライン８にｆ３（給する電圧を３ｖと
すると、上記Ｉ Ｍ −Ｄ ＲＡ ｔｖｌの場合にアク
セス時間は１６０ｎｓと２倍になるが、消費電力は逆に
２ｍＡと１／２になる。これは、半導体記憶装置で消費
される電流は半導体チップ内の浮遊容量への充放電電流
が多いため、半導体記憶装置の消費電力は半導体チップ
に使われている電源電圧に依存するからである。すなわ
ち、半導体チップ内で使用する電源電圧を下げれば、そ
の分だけ消費電流を低減することができ、低消費電力化
を図ることができる。このように、上記実施例において
は、半導体記憶装置の内部回路の設計変更を何ら行なう
ことなく、２つの電源バッド４および４０のいずれに対
してワイヤリングを行なうかを変更するだけで、高速ア
クセスタイプの半導体記憶装置と低速、低消費電力タイ
プの半導体記憶装置を得ることができる。したがって、
膨大な開発コストをかけることなく、半導体記憶装置の
製品の多様化を図ることができる。For example, if f3 (the voltage supplied to the Vcc line 8 is 3V), the access time is doubled to 160 ns in the case of the above-mentioned I M -D RA tvl, but the power consumption is conversely reduced to 1/2 to 2 mA. This is because the power consumption of a semiconductor memory device depends on the power supply voltage used in the semiconductor chip, since most of the current consumed by the semiconductor memory device is the current that charges and discharges stray capacitance within the semiconductor chip. In other words, if the power supply voltage used in the semiconductor chip is lowered, the current consumption can be reduced by that amount, and power consumption can be reduced.In this way, in the above embodiment, the power consumption of the semiconductor memory device is reduced. By simply changing which of the two power supply pads 4 and 40 is wired without making any changes to the design of the internal circuit, it is possible to create a high-speed access type semiconductor memory device and a low-speed, low-power consumption type semiconductor memory device. device can be obtained. Therefore,
It is possible to diversify semiconductor memory device products without incurring huge development costs.
［発明の効果］
以上のように、この発明によれば、極めて簡単な構成を
追加するだけで、膨大な開発費用をかけることなく半導
体記憶装置の製品の多様化を図ることができるという優
れた効果を奏する。[Effects of the Invention] As described above, the present invention has the advantage that it is possible to diversify semiconductor memory device products by simply adding an extremely simple configuration without incurring huge development costs. be effective.
第１図はこの発明の一実施例による半導体記憶装置の半
導体チップの概略構成を示す図である。
第２図は、第１図におけるレベルコンバータ１０の回路
構成の一例を示す図である。
第３図は、従来の半導体記憶装置における半導体チップ
の構成を示す図である。
図において、１はメモリセルアレイ、２はＸデコーダ、
３はＹデコーダ・センス回路、４および４０はＶｃｃバ
ッド、５１；ｔＶｓｓバッド、６は出力回路、７は出力
バッド、８はＶｃｃライン、９はＶｓｓライン、１０は
レベルコンバータ、１１は基べｆｉ？ｌｉ圧発生回路、
１２は発振器、１３は昇圧回路を示す。
Ｖｓｓバッド（ＧＮＤ ）
第３（２）
１、事件の表示
２１発明の名称
正 書（自発）
纂４１年ＩＦ！７
特願昭６３−２４９３６７号
５、 補正の対象
明細書のを明の詳細な説明の欄。
６、補正の内容
（１）明細書の第９頁第１４行にｒ４ｍＡＪとあるのを
ｒ４０ｍＡＪ＋こ訂正する。
「２）明細書の＠１０頁第６行に「２ｍＡＪとあるのを
ｒ２０ｍＡＪ に訂正する。
半導体記憶装置
以上
３、補正をする者
代表者
４、代FIG. 1 is a diagram showing a schematic configuration of a semiconductor chip of a semiconductor memory device according to an embodiment of the present invention. FIG. 2 is a diagram showing an example of the circuit configuration of the level converter 10 in FIG. 1. FIG. 3 is a diagram showing the configuration of a semiconductor chip in a conventional semiconductor memory device. In the figure, 1 is a memory cell array, 2 is an X decoder,
3 is a Y decoder sense circuit, 4 and 40 are Vcc bads, 51; tVss bads, 6 is an output circuit, 7 is an output bad, 8 is a Vcc line, 9 is a Vss line, 10 is a level converter, 11 is a base fi ? li pressure generation circuit,
12 is an oscillator, and 13 is a booster circuit. Vss Bad (GND) Part 3 (2) 1. Indication of the incident 21 Authorized title of the invention (spontaneous) 41st year IF! 7 Japanese Patent Application No. 63-249367 5, Detailed explanation column of the specification subject to amendment. 6. Details of the amendment (1) The statement r4mAJ on page 9, line 14 of the specification is corrected to r40mAJ+. ``2) In the 6th line of page 10 of the specification, ``2mAJ'' is corrected to r20mAJ. For semiconductor storage devices or above3, the person making the correction, Representative 4,
Claims (1)
段とを設け、一方の電源バッドは内部電源線と直接結線
可能なように配置され、他方の電源バッドは前記電圧降
下手段を介して内部電源線と結線可能なように配置され
たことを特徴とする、半導体記憶装置。Two power supply pads and one voltage drop means are provided on the semiconductor chip, one power supply pad is arranged so that it can be directly connected to the internal power supply line, and the other power supply pad is connected to the internal power supply via the voltage drop means. A semiconductor memory device characterized in that it is arranged so that it can be connected to a wire.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249367A JPH0297058A (en) | 1988-10-03 | 1988-10-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249367A JPH0297058A (en) | 1988-10-03 | 1988-10-03 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0297058A true JPH0297058A (en) | 1990-04-09 |
Family
ID=17191973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249367A Pending JPH0297058A (en) | 1988-10-03 | 1988-10-03 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0297058A (en) |
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