KR0164796B1 - Bulk voltage supply circuit for semiconductor memory device and its method - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 :1. The technical field to which the invention described in the claims belongs:
본 발명은 반도체 메모리 장치의 벌크전압 인가회로 및 벌크전압 인가방법에 관한 것이다.The present invention relates to a bulk voltage application circuit and a bulk voltage application method of a semiconductor memory device.
2. 발명이 해결하려고 하는 기술적 과제 :2. The technical problem to be solved by the invention:
종래의 반도체 메모리 장치에서는 트랜지스터들의 드레시홀드전압이 고정되어 제조되므로 비활성상태에서 전력소비가 작으면서 활성상태에서 동작속도가 빠른 반도체 메모리장치를 구현하기가 어려웠다.In the conventional semiconductor memory device, since the threshold voltages of the transistors are manufactured to be fixed, it is difficult to implement a semiconductor memory device having a low power consumption in an inactive state and a fast operation speed in an active state.
3. 발명의 해결방법의 요지 :3. Summary of the solution of the invention:
본 발명에서는 활성 및 비활성상태에 따라 피모오스 트랜지스터의 벌크로 인가되는 전압레벨을 다르게 하는 반도체 메모리 장치의 벌크전압 인가회로를 구현하여 트랜지스터들의 드레스홀드값을 조정가능하게 하므로서 상기 두가지 측면을 모두 만족하는 반도체 메모리 장치를 구현하였다.The present invention implements a bulk voltage application circuit of a semiconductor memory device which varies a voltage level applied to bulk of a PMOS transistor according to active and inactive states, thereby making it possible to adjust the dresshold values of transistors, thereby satisfying both aspects. A semiconductor memory device is implemented.
4. 발명의 중요한 용도 :4. Important uses of the invention:
비활성시 전력소비가 줄어들고 활성시 동작속도가 빠른 반도체 메모리 장치가 제공되므로써 효과적인 동작을 하는 반도체 메모리 장치가 구현된다.By providing a semiconductor memory device that reduces power consumption when inactive and has a high operating speed when activated, a semiconductor memory device that operates effectively is implemented.
Description
제1도는 종래기술에 따른 인버터회로를 구성하는 피모오스 트랜지스터의 벌크전압 인가방법을 보여주는 회로도.1 is a circuit diagram showing a bulk voltage application method of a PMOS transistor constituting the inverter circuit according to the prior art.
제2도는 본 발명의 실시예에 따른 인버터회로를 구성하는 피모오스 트랜지스터의 벌크전압 인가방법을 보여주는 회로도.2 is a circuit diagram showing a method of applying a bulk voltage of the PMOS transistor constituting the inverter circuit according to an embodiment of the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치의 활성 및 사진식각시 벌크전압으로 사용되는 전압을 각각 다르게 공급하여 모오스 트랜지스터의 드레시홀드전압을 변화시켜 전력소비를 줄이고 동작속도를 빠르게 하는 벌크전압 인가방법 및 그 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device. In particular, a bulk voltage is provided by differently supplying voltages used as bulk voltages for active and photolithography to change the threshold voltage of a MOS transistor to reduce power consumption and speed up operation. It relates to an application method and a circuit thereof.
MOSFET들과 같은 트랜지스터들을 집적하고 있는 반도체 집적회로 분야에서 집적 밀도는 매년 증가되어 왔다. 예를 들어, 다이나믹 랜덤 액세스 메모리(DRAM) 및 스테이틱 랜덤 액세스 메모리(SRAM)와 같은 반도체 메모리에서, 수십 내지 수백 메가비트의 메모리 장치가 개발되고 있고, 그러한 초고밀도 메모리 장치에서 사용되는 트랜지스터들의 크기 또한 서브 마이크론 정도로 극히 작게 축소되고 있다. 이러한 경우 상기 트랜지스터들과 같은 소자들로 공급되어야 하는 전압레벨은 낮아져야 하는데 외부전원공급전압 예컨대 5볼트의 외부전원공급전압을 내부전원공급전압 예컨대 3∼4볼트 전형적으로 약 3.5볼트의 내부전원공급전압으로 변환하는 내부전원전압 발생회로가 동일칩의 반도체 집적회로 장치에 사용되어 왔다. 이러한 내부전원전압레벨은 반도체 메모리장치가 고집적화될수록 점점 더 낮아져야 한다. 현재 통상적으로 사용하고 있는 상기 내부전원전압레벨은 16메가비트(mega bit)급의 메모리장치에서는 약 3.5볼트정도이고, 256메가비트급의 메모리장치에서는 약 2.0볼트정도이며, 1기가비트(giga bit)급의 메모리장치에서는 1.5볼트 이하로 낮아질 것으로 추정된다. 상기와 같은 반도체 메모리장치의 집적화와 더불어 반도체 메모리장치를 구성하는 트랜지스터들의 드레시홀드전압(threshold voltage)도 낮아지게 된다. 하지만 트랜지스터들의 특성상 문턱전압이하의 전압을 게이트전압으로 인가받더라도 상기 트랜지스터들의 채널을 통한 누설전류(leakage current)는 존재하며 이를 서브드레시홀드 리키지(sub-threshold leakage)라고 통칭한다. 상기 서브드레시홀드 리키지는 스탠바이(stand-by, 사진식각)상태에서 소모되는 전류의 주요 성분이 되고 있다. 상기 서브드레시홀드 리키지를 줄이기 위해서 트랜지스터들의 드레시홀드전압이 높으면 높을수록 좋지만, 이렇게 되면 상기 트랜지스터들의 전류구동능력이 격감되어 반도체 메모리장치의 전반적인 동작속도의 저해요인이 된다.In the field of semiconductor integrated circuits incorporating transistors such as MOSFETs, integration density has been increasing every year. For example, in semiconductor memories such as dynamic random access memory (DRAM) and static random access memory (SRAM), memory devices of tens to hundreds of megabits are being developed, and the size of transistors used in such ultra-high density memory devices. It's also shrunk to a very small submicron level. In this case, the voltage level to be supplied to the devices such as the transistors should be lowered. The external power supply voltage, for example, 5 volts external power supply voltage, the internal power supply voltage, for example 3-4 volts, typically about 3.5 volts internal power supply Internal power supply voltage generation circuits that convert voltages have been used in semiconductor integrated circuit devices of the same chip. This internal power supply voltage level must be lowered as the semiconductor memory device becomes more integrated. The internal power supply voltage level currently used is about 3.5 volts in a 16-megabit memory device, about 2.0 volts in a 256-megabit memory device, and 1 gigabit level. Memory devices are estimated to be below 1.5 volts. In addition to the integration of the semiconductor memory device as described above, the threshold voltage of the transistors constituting the semiconductor memory device is also lowered. However, even when a voltage below a threshold voltage is applied as a gate voltage due to the characteristics of transistors, a leakage current through a channel of the transistors exists and is called a sub-threshold leakage. The sub-threshold reservoir is a main component of the current consumed in the stand-by state. The higher the threshold voltage of the transistors is, the better it is to reduce the sub-threshold package. However, this reduces the current driving capability of the transistors, which in turn impedes the overall operating speed of the semiconductor memory device.
제1도는 종래기술에 따른 인버터회로를 구성하는 피모오스 트랜지스터의 벌크전압 인가방법을 보여주는 회로도이다.1 is a circuit diagram showing a method of applying a bulk voltage of a PMOS transistor constituting the inverter circuit according to the prior art.
제1도는 당분야에 널리 사용되는 씨모오스 인버터회로를 나타내고 있다. 상기 제1도를 참조하면, 내부전원전압 IVCC단자와 접지전압 VSS단자사이에 피모오스 트랜지스터(10)와 엔모오스 트랜지스터(12)가 직렬로 접속된다. 상기 피모오스 트랜지스터(10)의 소오스전압과 벌크전압은 동일하고 내부전원전압 IVCC단자에 접속된다. 상기 피모오스 트랜지스터(10)의 드레인은 상기 엔모오스 트랜지스터(12)의 드레인과 접속되며 상기 피모오스 트랜지스터(10) 및 엔모오스 트랜지스터(12)의 게이트는 입력단자 IN와 공통으로 접속된다. 상기 엔모오스 트랜지스터(12)의 소오스는 접지전압 VSS단자와 접속된다. 상기 피모오스 트랜지스터(10)과 엔모오스 트랜지스터(12)사이에는 출력라인(11)이 접속된다.Figure 1 shows the CMOS inverter circuit widely used in the art. Referring to FIG. 1, the PMOS transistor 10 and the NMOS transistor 12 are connected in series between the internal power supply voltage IVCC terminal and the ground voltage VSS terminal. The source voltage and the bulk voltage of the PMOS transistor 10 are the same and are connected to the internal power supply voltage IVCC terminal. The drain of the PMOS transistor 10 is connected to the drain of the NMOS transistor 12, and the gates of the PMOS transistor 10 and the NMOS transistor 12 are connected in common with the input terminal IN. The source of the NMOS transistor 12 is connected to the ground voltage VSS terminal. An output line 11 is connected between the PMOS transistor 10 and the NMOS transistor 12.
상기 제1도로 도시한 종래기술에 따른 인버터회로에서 사진식각상태에서 상술한 서브드레시홀드 리키지를 줄이기 위해서는 상기 피모오스 트랜지스터(10)의 드레시홀드전압을 높이는 것이 바람직하다. 그러나 상기 피모오스 트랜지스터(10)의 드레시홀드전압이 높으면 높을수록 활성(active, 액티브)상태에서의 동작속도는 느려지는 단점이 있다. 통상 반도체 메모리 장치를 구성하는 소자들의 드레시홀드전압은 제조공정에 의해 결정되어 사진식각상태에서와 활성상태에서 동일한 값을 가지게 되며 상기 서브드레시홀드 리키지와 동작속도를 고려하여 절충된 값으로 고정된다. 그러므로 사진식각 상태에서는 큰 드레시홀드 전압을 가지고, 활성상태에서는 빠른 동작속도를 가지는 소자를 얻기란 여간 어려운 일이 아니었다.In the inverter circuit according to the related art shown in FIG. 1, it is preferable to increase the threshold voltage of the PMOS transistor 10 in order to reduce the above-described sub-threshold package in the photoetch state. However, the higher the threshold voltage of the PMOS transistor 10 is, the slower the operation speed in the active (active) state is. In general, the threshold voltages of the elements constituting the semiconductor memory device are determined by the manufacturing process to have the same value in the photoetch state and in the active state, and are fixed at a compromise value in consideration of the subthreshold package and the operating speed. . Therefore, it was not difficult to obtain a device having a large threshold voltage in the photo etching state and a fast operating speed in the active state.
따라서, 본 발명의 목적은 사진식각상태에서 반도체 메모리장치를 구성하는 소자들의 서브드레시홀드 리키지를 줄인 벌크전압 인가방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a bulk voltage application method which reduces the sub-threshold leakage of elements constituting a semiconductor memory device in a photo-etched state.
본 발명의 다른 목적은 활성상태에서 반도체 메모리 장치를 구성하는 소자들의 동작속도를 빠르게 하는 벌크전압 인가방법을 제공하는 데 있다.Another object of the present invention is to provide a method for applying a bulk voltage to speed up the operation speed of devices constituting a semiconductor memory device in an active state.
본 발명의 또 다른 목적은 활성 및 비활성상태에서 벌트전압을 다르게 인가하여 활성상태에서는 동작속도가 빠르고 비활성상태에서는 전류소비가 줄어든 반도체 메모리 장치의 벌크전압 인가회로를 제공하는 데 있다.It is still another object of the present invention to provide a bulk voltage application circuit of a semiconductor memory device in which a bulk voltage is differently applied in active and inactive states, and thus an operation speed is high in an active state and current consumption is reduced in an inactive state.
상기 본 발명의 목적 및 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 벌크전압 인가방법은, 비활성상태에서는 씨모오스 인버터회로의 벌크단자에 벌크전압 인가회로의 외부전원전압(EVCC)를 입력하고, 활성상태에서는 씨모오스 인버터회로의 벌크단자에 벌크전압 인가회로의 내부전원전압(IVCC)을 입력함을 특징으로 한다.The bulk voltage application method of the semiconductor memory device according to the present invention for achieving the object of the present invention and the other object, inputs the external power supply voltage (EVCC) of the bulk voltage application circuit to the bulk terminal of the CMOS inverter circuit in the inactive state In the active state, an internal power supply voltage (IVCC) of the bulk voltage application circuit is input to the bulk terminal of the CMOS inverter circuit.
상기 본 발명의 또 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 벌크전압 인가회로는: 외부전원전압(EVCC)단자와 씨모오스 인버터회로의 벌크단자사이에 접속되고 매스터클럭신호 ψC에 응답하여 비활성상태에서는 턴온되고 활성상태에서는 턴오프되는 피모오스 트랜지스터로 이루어진 제1트랜지스터와; 상기 매스터클럭신호 ψC의 레벨을 반전시키는 인버터로 이루어진 반전수단과; 내부전원전압(IVCC)단자와 씨모오스 인버터회로의 벌크단자사이에 접속되고 상기 반전수단으로부터 출력된 반전된 매스터클럭신호 ψC에 응답하여 비활성상태에서는 턴오프되고 활성상태에서는 턴온되는 피모오스 트랜지스터로 이루어진 제2트랜지스터를 구비함을 특징으로 한다.A bulk voltage application circuit of a semiconductor memory device according to the present invention for achieving another object of the present invention is connected between an external power supply voltage (EVCC) terminal and the bulk terminal of the CMOS inverter circuit and responds to the master clock signal? C. A first transistor comprising a PMOS transistor which is turned on in an inactive state and turned off in an active state; Inverting means comprising an inverter for inverting the level of the master clock signal? C; A PMOS transistor connected between an internal power supply voltage (IVCC) terminal and a bulk terminal of the CMOS inverter circuit and turned off in an inactive state and turned on in an active state in response to an inverted master clock signal ψC outputted from the inverting means. And a second transistor.
이하 첨부된 도면을 사용하여 본 발명의 바람직한 실시예를 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명의 실시예에 따른 인버터회로를 구성하는 피모오스 트랜지스터의 벌크전압 인가방법을 보여주는 회로도이다. 도면들중 동일한 구성 및 동일 동작을 하는 소자들 및 회로들에 대해서는 가능한한 동일한 참조부호 및 동일 참조번호를 사용하겠다.2 is a circuit diagram showing a method of applying a bulk voltage of a PMOS transistor constituting an inverter circuit according to an embodiment of the present invention. In the drawings, the same reference numerals and the same reference numerals will be used for elements and circuits having the same configuration and the same operation.
제2도를 참조하면, 피모오스 트랜지스터(10)의 벌크단자의 접속이 다른 점을 제외하면 제2도를 구성하는 씨모오스 인버터회로(50)는 상기 제1도에 나타난 씨모오스 인버터와 유사하다. 제2도를 구성하는 벌크전압 인가회로(100)에 있어서, 제1트랜지스터 예컨대 피모오스 트랜지스터(14)는 제1전원전압, 예컨대 외부전원전압 EVCC(External VCC)단자와 상기 인버터회로(50)를 구성하는 피모오스 트랜지스터(10)의 벌크단자사이에 채널이 접속된다. 제2트랜지스터 예컨대 피모오스 트랜지스터(16)는 제2전원전압 예컨대 내부전원전압 IVCC(Internal VCC)단자와 상기 인버터회로(50)를 구성하는 피모오스 트랜지스터(10)의 벌크단자사이에 채널이 접속된다. 매스터클럭신호 ψC는 상기 피모오스 트랜지스터(14)의 게이트와 인버터(18)의 입력단에 공통으로 접속된다. 상기 인버터(18)의 출력단은 상기 피모오스 트랜지스터(16)의 게이트에 접속된다.Referring to FIG. 2, except that the bulk terminals of the PMOS transistor 10 are connected, the CMOS inverter circuit 50 of FIG. 2 is similar to the CMOS inverter shown in FIG. . In the bulk voltage applying circuit 100 constituting FIG. 2, the first transistor, for example, the PMOS transistor 14, connects a first power supply voltage, for example, an external power supply voltage EVCC (External VCC) terminal and the inverter circuit 50. A channel is connected between the bulk terminals of the constituting PMOS transistor 10. In the second transistor, for example, the PMOS transistor 16, a channel is connected between the second power supply voltage, for example, an internal power supply voltage (IVCC) terminal, and a bulk terminal of the PMOS transistor 10 constituting the inverter circuit 50. . The master clock signal ψ C is commonly connected to the gate of the PMOS transistor 14 and the input terminal of the inverter 18. The output terminal of the inverter 18 is connected to the gate of the PMOS transistor 16.
이하에서는 상기의 구성을 지니는 벌크전압 인가회로의 동작이 상세히 설명된다.Hereinafter, the operation of the bulk voltage application circuit having the above configuration will be described in detail.
제1상태 예컨대 비활성상태에서 매스터클럭신호 ψC는 '로우'레벨이므로 이에 따라 상기 피모오스 트랜지스터(14)는 턴온된다. 상기 매스터클럭신호 ψC의 '로우'레벨은 인버터(18)을 통하여 '하이'레벨로 반전되어 피모오스 트랜지스터(16)로 입력되므로 상기 피모오스 트랜지스터(16)는 턴오프된다. 이렇게 되면 턴온된 피모오스 트랜지스터(14)의 채널을 경유하여 제1전원전압, 예컨대 외부전원전압이 상기 인버터회로(50)를 구성하는 피모오스 트랜지스터(10)의 벌크단자로 입력된다. 한편 제2상태 예컨대 활성상태에서는 매스터클럭신호 ψC는 '하이'레벨이므로 이에 따라 상기 피모오스 트랜지스터(14)는 턴오프된다. 상기 매스터클럭신호 ψC의 '하이'레벨은 인버터(18)을 통하여 '로우'레벨로 반전되어 피모오스 트랜지스터의 게이트단자로 입력되므로 상기 피모오스 트랜지스터(16)는 턴온된다. 이렇게 되면 턴온된 피모오스 트랜지스터(16)의 채널을 경유하여 제2전원전압 예컨대 내부전원전압이 상기 인버터회로(50)를 구성하는 피모오스 트랜지스터(10)의 벌크단자로 입력된다. 상기와 같이 벌크전압의 전압레벨이 변화하면 상기 피모오스 트랜지스터(10)의 드레시홀드값도 아래의 수식과 같이 변화하게 된다.In the first state, for example, the inactive state, the master clock signal ψC is at the 'low' level, and thus the PMOS transistor 14 is turned on. Since the 'low' level of the master clock signal ψC is inverted to the 'high' level through the inverter 18 and input to the PMOS transistor 16, the PMOS transistor 16 is turned off. In this case, a first power supply voltage, for example, an external power supply voltage, is input to the bulk terminal of the PMOS transistor 10 constituting the inverter circuit 50 via the channel of the turned-on PMOS transistor 14. Meanwhile, in the second state, for example, the active state, the master clock signal ψC is at the 'high' level, and thus the PMOS transistor 14 is turned off. Since the 'high' level of the master clock signal ψC is inverted to the 'low' level through the inverter 18 and input to the gate terminal of the PMOS transistor, the PMOS transistor 16 is turned on. In this case, a second power supply voltage, for example, an internal power supply voltage, is input to the bulk terminal of the PMOS transistor 10 constituting the inverter circuit 50 via the channel of the turned-on PMOS transistor 16. As described above, when the voltage level of the bulk voltage changes, the threshold value of the PMOS transistor 10 also changes as shown in the following equation.
상기 수식에서 VT는 드레시홀드전압이고, ψms는 게이트와 벌크사이의 일함수차이이고, ψf는 열평형상태에서 반도체의 정전포텐셜이고, QBO는 공핍영역에 발생되는 단위면적당 전하량이고, COX는 단위면적당 게이트산화막의 캐패시턴스이고, Qtot는 경계면에서 단위면적당 양전하량의 총합이고, γ는 몸체효과상수이고, VSB는 소오스와 벌크간의 전압차이다. 상기 수식에서 알 수 있는 바와 같이 드레시홀드전압 VT는 소오스와 벌크간의 전압차이 VSB의 1/2승에 비례하게 된다.In the above formula, V T is the threshold voltage, ψ ms is the work function difference between the gate and the bulk, ψ f is the electrostatic potential of the semiconductor in the thermal equilibrium state, Q BO is the amount of charge per unit area generated in the depletion region, C OX is the capacitance of the gate oxide film per unit area, Q tot is the sum of the positive charges per unit area at the interface, γ is the body effect constant, and V SB is the voltage difference between the source and bulk. As can be seen from the above equation, the threshold voltage V T is proportional to the half power of the voltage difference V SB between the source and the bulk.
상기와 같이 회로구성으로 인하여 비활성상태에서는 전압레벨이 높은 외부전원전압이 상기 피모오스 트랜지스터(10)의 벌크전압으로 사용되어 상기 피모오스 트랜지스터(10)의 드레시홀드전압이 높아져 서브드레시홀드 리키지가 줄어들고, 활성상태에서는 전압레벨이 상기 외부전원전압보다 상대적으로 낮은 내부전원전압이 상기 피모오스 트랜지스터(10)의 벌크전압으로 사용되므로 상기 피모오스 트랜지스터(10)의 드레시홀드전압이 낮아져 상기 피모오스 트랜지스터의 전류구동능력이 커지고 이에 따라 동작속도가 빠르게 된다. 따라서 활성 및 비활성상태에서 서브드레시홀드의 리키지가 감소되고 활성상태에서는 빠른 동작속도를 가지는 반도체 메모리장치가 구현된다.Due to the circuit configuration as described above, in the inactive state, an external power supply voltage having a high voltage level is used as the bulk voltage of the PMOS transistor 10, thereby increasing the threshold voltage of the PMOS transistor 10, thereby reducing the sub-threshold package. In the active state, since an internal power supply voltage having a voltage level lower than that of the external power supply voltage is used as the bulk voltage of the PMOS transistor 10, the threshold voltage of the PMOS transistor 10 is lowered, thereby reducing the threshold voltage of the PMOS transistor. The current driving capability is increased, and accordingly, the operation speed is increased. Accordingly, the semiconductor memory device having a high operation speed in the active state and the inactive state is reduced and the active state of the inactive state is reduced.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20080904 Year of fee payment: 11 |
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| LAPS | Lapse due to unpaid annual fee |