JPH0296209A - Ｉｃカード - Google Patents
ＩｃカードInfo
- Publication number
- JPH0296209A JPH0296209A JP63248007A JP24800788A JPH0296209A JP H0296209 A JPH0296209 A JP H0296209A JP 63248007 A JP63248007 A JP 63248007A JP 24800788 A JP24800788 A JP 24800788A JP H0296209 A JPH0296209 A JP H0296209A
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- JP
- Japan
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- diode
- input terminal
- card
- power supply
- terminal
- Prior art date
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- Pending
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- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 238000007599 discharging Methods 0.000 abstract description 2
- 230000037431 insertion Effects 0.000 abstract description 2
- 238000003780 insertion Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣカードに関する。
従来のＩＣカードは、第３図に示すように、電源■ｃｃ
の電源端子１はダイオードＤ１のアノードに接続してい
る。ダイオードＤ！のカソードは、複数のメモリＩＣと
してのＲＡＭから１つをデコードする半導体集積回路と
してのデコードＩＣ２とＲＡＭ３の電源入力端子ＶＩＮ
とダイオードＤ。
の電源端子１はダイオードＤ１のアノードに接続してい
る。ダイオードＤ！のカソードは、複数のメモリＩＣと
してのＲＡＭから１つをデコードする半導体集積回路と
してのデコードＩＣ２とＲＡＭ３の電源入力端子ＶＩＮ
とダイオードＤ。
のカソードと、抵抗Ｒの一方の端子に接続している。又
、抵抗Ｒの他方の端子はＲＡＭ３の書込制御信号の入力
端子ＡＩＮ及び信号入力端子Ａに接続している。ダイオ
ードＤ３のアノードは電圧Ｅの電池４の陽極に接続して
おり、電池４の陰極は接地端子に接続している。デコー
ドＩＣ２の出力はＲＡＭ３のチップセレクト端子Ｃ８に
接続している。又、ゲート制御信号ＰはデコードＩＣ２
のローアクティブの入力端子Ｇに入力されている。
、抵抗Ｒの他方の端子はＲＡＭ３の書込制御信号の入力
端子ＡＩＮ及び信号入力端子Ａに接続している。ダイオ
ードＤ３のアノードは電圧Ｅの電池４の陽極に接続して
おり、電池４の陰極は接地端子に接続している。デコー
ドＩＣ２の出力はＲＡＭ３のチップセレクト端子Ｃ８に
接続している。又、ゲート制御信号ＰはデコードＩＣ２
のローアクティブの入力端子Ｇに入力されている。
次に、第３図のＩＣカードの動作について説明する。
カードが非接続状態にあるとき、ＲＡＭ３のチップセレ
クト端子Ｃ８はデコードＩＣ２の出力により高電位に維
持され、又、ＲＡＭ３の入力端子ＡＩＮは、信号入力端
子Ａのオープンと電池４の電圧Ｅにより高電位に維持さ
れる。それ故、ＲＡＭ３は書込禁止状態にある。
クト端子Ｃ８はデコードＩＣ２の出力により高電位に維
持され、又、ＲＡＭ３の入力端子ＡＩＮは、信号入力端
子Ａのオープンと電池４の電圧Ｅにより高電位に維持さ
れる。それ故、ＲＡＭ３は書込禁止状態にある。
カードの挿入時、電源接によりゲート制御信号Ｐがデコ
ードＩＣ２の端子Ｇに印加され、デコードＩＣ２の出力
は低電位となり、選択されたＲＡＭ３のチップセレクト
端子Ｃ８は低電位となる。
ードＩＣ２の端子Ｇに印加され、デコードＩＣ２の出力
は低電位となり、選択されたＲＡＭ３のチップセレクト
端子Ｃ８は低電位となる。
抵抗Ｒにより電圧降下によりＲＡＭ３の入力端子ＡＩＮ
が低電位となり書込可能状態となる。
が低電位となり書込可能状態となる。
抜取時は、デコードＩＣ２の出力によりチップセレクト
端子Ｃ８は高電位が保証されているので書込禁止状態に
ある。なお、電池４はカードが非接続状態にあるとき又
は接続状態でも電源断時にデコードＩＣ２及びＲＡＭ３
の電源となる。
端子Ｃ８は高電位が保証されているので書込禁止状態に
ある。なお、電池４はカードが非接続状態にあるとき又
は接続状態でも電源断時にデコードＩＣ２及びＲＡＭ３
の電源となる。
上述した従来のＩＣカードは、信号入力端子から抵抗を
通じて電池が接続されているため、カード接続状態で電
源断時に、電池を消費するという欠点がある。
通じて電池が接続されているため、カード接続状態で電
源断時に、電池を消費するという欠点がある。
本発明のＩＣカードは、アノードが電源端子に接続され
る第１のダイオードと、一端が前記第１のダイオードの
カソードに接続され他端が信号入力端子に接続される抵
抗と、一方の電極が前記第１のダイオードのカソードに
接続され他方の電極が接地端子に接続されるコンデンサ
と、アノードが前記第１のダイオードのカソードに接続
される第２のダイオードと、アノードが内部電池の陽極
に接続されカソードが前記第２のダイオードのカソード
と内部の半導体集積回路の電源入力端子に接続される第
３のダイオードとを含んで構成される。
る第１のダイオードと、一端が前記第１のダイオードの
カソードに接続され他端が信号入力端子に接続される抵
抗と、一方の電極が前記第１のダイオードのカソードに
接続され他方の電極が接地端子に接続されるコンデンサ
と、アノードが前記第１のダイオードのカソードに接続
される第２のダイオードと、アノードが内部電池の陽極
に接続されカソードが前記第２のダイオードのカソード
と内部の半導体集積回路の電源入力端子に接続される第
３のダイオードとを含んで構成される。
又、本発明のＩＣカードは、アノードが電源端子に接続
される第１のダイオードと、一端が前記第１のダイオー
ドのカソードに接続され他端が信号入力端子に接続され
る抵抗と、一方の電極が前記第１のダイオードのカソー
ドに接続され他方の電極が接地端子に接続されるコンデ
ンサと、アノードが前記第１のダイオードのアノードに
接続される第２のダイオードと、アノードが内部電池の
陽極に接続されカソードが前記第２のダイオードのカソ
ードと内部の半導体集積回路の電源入力端子に接続され
る第３のダイオードとを含んで構成される。
される第１のダイオードと、一端が前記第１のダイオー
ドのカソードに接続され他端が信号入力端子に接続され
る抵抗と、一方の電極が前記第１のダイオードのカソー
ドに接続され他方の電極が接地端子に接続されるコンデ
ンサと、アノードが前記第１のダイオードのアノードに
接続される第２のダイオードと、アノードが内部電池の
陽極に接続されカソードが前記第２のダイオードのカソ
ードと内部の半導体集積回路の電源入力端子に接続され
る第３のダイオードとを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、電源ＶＣＣの電源端子１は第１の
ダイオードＤ、のアノードに接続され、ダイオードＤ１
のカソードは一方の電極がカードの接地端子に接続した
コンデンサＣの非接地側電極と、第２のダイオードＤ２
のアノードと抵抗Ｒの一端に接続される。抵抗Ｒの他端
は信号入力端子Ａに接続される。
ダイオードＤ、のアノードに接続され、ダイオードＤ１
のカソードは一方の電極がカードの接地端子に接続した
コンデンサＣの非接地側電極と、第２のダイオードＤ２
のアノードと抵抗Ｒの一端に接続される。抵抗Ｒの他端
は信号入力端子Ａに接続される。
ダイオードＤ２のカソードはデコードＩＣ２及びＲＡＭ
３の電源入力端子■！Ｎと第３のダイオードＤ３のカソ
ードに接続される。ダイオードＤ３のアノードは電圧Ｅ
の電池４の陽極に接続され、陰極はカードの接地端子に
接続される。なお、デコードＩＣ２及びＲＡＭ３の接地
端子ＧＲＤもカードの接地端子に接続される。
３の電源入力端子■！Ｎと第３のダイオードＤ３のカソ
ードに接続される。ダイオードＤ３のアノードは電圧Ｅ
の電池４の陽極に接続され、陰極はカードの接地端子に
接続される。なお、デコードＩＣ２及びＲＡＭ３の接地
端子ＧＲＤもカードの接地端子に接続される。
デコードＩＣ２の出力はＲＡＭ３のチップセレクト端子
Ｃ８に接続される。又、信号入力端子ＡはＲＡＭ３の書
込制御信号の入力端子ＡＩＮにも接続され、カードのゲ
ート制御信号ＰはデコードＩＣ２のローアクティブの入
力端子Ｇに入力される。
Ｃ８に接続される。又、信号入力端子ＡはＲＡＭ３の書
込制御信号の入力端子ＡＩＮにも接続され、カードのゲ
ート制御信号ＰはデコードＩＣ２のローアクティブの入
力端子Ｇに入力される。
次に、第１図の第１の実施例の動作について説明する。
ダイオードＤ２により、電池４から抵抗Ｒを通って信号
入力端子Ａに抜ける電流路を阻止しているため、カード
接続状態で電源断時に電池４の消費を防止できる。
入力端子Ａに抜ける電流路を阻止しているため、カード
接続状態で電源断時に電池４の消費を防止できる。
さて、ここで問題となるのはカード挿入及び抜取時に発
生するノイズである。ノイズにより予想外の偽情報がデ
ータとしてＲＡＭ３に書込まれ、その結果データが壊れ
る可能性がある。従って、ノイズが発生する可能性があ
るときＲＡＭ３を書込禁止状態にすればよい。ＲＡＭ３
を書込禁止状態にするにはＲＡＭ３の入力端子ＡＩＮか
チップセレクト端子Ｃ８を高電位にすればよい。
生するノイズである。ノイズにより予想外の偽情報がデ
ータとしてＲＡＭ３に書込まれ、その結果データが壊れ
る可能性がある。従って、ノイズが発生する可能性があ
るときＲＡＭ３を書込禁止状態にすればよい。ＲＡＭ３
を書込禁止状態にするにはＲＡＭ３の入力端子ＡＩＮか
チップセレクト端子Ｃ８を高電位にすればよい。
カード非接続状態において、電池４によりデコードＩＣ
２の出力は高電位であるが、電力供給源のない入力端子
ＡＩＮは低電位である。
２の出力は高電位であるが、電力供給源のない入力端子
ＡＩＮは低電位である。
挿入時、電源接接の遅延するゲート制御信号Ｐによりデ
コードＩＣ２の出力は高電位を保証し、高電位を保証し
ている間に入力端子ＡＩＮは電源接により高電位になり
、そのレベルはＲＡＭ３の（ＶＩＮ＋Ｄ２）の電位差レ
ベルとなる。
コードＩＣ２の出力は高電位を保証し、高電位を保証し
ている間に入力端子ＡＩＮは電源接により高電位になり
、そのレベルはＲＡＭ３の（ＶＩＮ＋Ｄ２）の電位差レ
ベルとなる。
抜取時は、ダイオードＤ、、Ｄ２で抵抗Ｒとコンデンサ
Ｃとの接続の節点Ｎが電源端子１及び電池４と分離され
ているので、抜取時のノイズを受けずに、即ち、コンデ
ンサＣに蓄えられた電荷が外部に抜けたりコンデンサＣ
が電池４によって充電されなりすることなしに、ＣＲの
時定数で放電する。この放電するとき流れる電流により
入力端子ＡＩＮがある時間高電位に保たれるので、時定
数を調整して入力端子ＡＩＮが高電位レベル以下になる
前に、ゲート制御信号ＰによりデコードＩＣ２の出力に
よってＲＡＭ３を非活性化する。
Ｃとの接続の節点Ｎが電源端子１及び電池４と分離され
ているので、抜取時のノイズを受けずに、即ち、コンデ
ンサＣに蓄えられた電荷が外部に抜けたりコンデンサＣ
が電池４によって充電されなりすることなしに、ＣＲの
時定数で放電する。この放電するとき流れる電流により
入力端子ＡＩＮがある時間高電位に保たれるので、時定
数を調整して入力端子ＡＩＮが高電位レベル以下になる
前に、ゲート制御信号ＰによりデコードＩＣ２の出力に
よってＲＡＭ３を非活性化する。
なお、電池４はカード非接続状態又はカード接続状態で
電源断時にデコードＩＣ２及びＲＡＭ ３の電源となる
。
電源断時にデコードＩＣ２及びＲＡＭ ３の電源となる
。
第２図は本発明の第２の実施例の回路図である。
第２図に示すように、電源端子１は第１及び第２のダイ
オードＤｌ、Ｄ２のアノードに接続され、ダイオードＤ
、のカソードは２つの電極を持ち、一方をカードの接地
端子に接続されたコンデンサＣの非接地側電極と接続さ
れ、他方を抵抗Ｒの一端に接続され、抵抗Ｒの他端は信
号入力端子Ａに接続される。
オードＤｌ、Ｄ２のアノードに接続され、ダイオードＤ
、のカソードは２つの電極を持ち、一方をカードの接地
端子に接続されたコンデンサＣの非接地側電極と接続さ
れ、他方を抵抗Ｒの一端に接続され、抵抗Ｒの他端は信
号入力端子Ａに接続される。
ダイオードＤ２のカソードはデコードＩＣ２及びＲＡＭ
３の電源入力端子ｖＩＮと第３のダイオードＤ３のカソ
ードに接続される。ダイオードＤ。
３の電源入力端子ｖＩＮと第３のダイオードＤ３のカソ
ードに接続される。ダイオードＤ。
のアノードは電池４の陽極に接続され、電池４の陰極は
カードの接地端子に接続される。
カードの接地端子に接続される。
なお、デコードＩＣ２及びＲＡＭ３の接地端子ＧＲＤも
カードの接地端子に接続されている。
カードの接地端子に接続されている。
デコードＩＣ２の出力はＲＡＭ３のチップセレクト端子
Ｃ８に入力される。又、信号入力端子ＡはＲＡＭ３の入
力端子ＡＩＮにも接続され、カードのゲート制御信号Ｐ
はデコードＩＣ２のローアクティブの入力端子Ｇに接続
される。
Ｃ８に入力される。又、信号入力端子ＡはＲＡＭ３の入
力端子ＡＩＮにも接続され、カードのゲート制御信号Ｐ
はデコードＩＣ２のローアクティブの入力端子Ｇに接続
される。
次に、第２図の第２の実施例の動作について説明する。
基本的な動作は第１図の第１の実施例と同じで、カード
非接続状態ではチップセレクト端子Ｃ８は高電位かつ入
力端子ＡＩＮは低電位であり、カード挿入時は、電源接
により入力端子ＡＩＮが高電位になるまでの間、遅延す
るゲート制御信号Ｐによりチップセレクト端子Ｃ８を高
電位に保ち、文、抜取時はコンデンサＣの放電により入
力端子ＡＩＮを高電位に保つ。
非接続状態ではチップセレクト端子Ｃ８は高電位かつ入
力端子ＡＩＮは低電位であり、カード挿入時は、電源接
により入力端子ＡＩＮが高電位になるまでの間、遅延す
るゲート制御信号Ｐによりチップセレクト端子Ｃ８を高
電位に保ち、文、抜取時はコンデンサＣの放電により入
力端子ＡＩＮを高電位に保つ。
第２の実施例では、電源端子１から抵抗Ｒに接続する電
流路と、電源端子１からデコードＩＣ２及びＲＡＭ３の
電源入力端子ＶＩＮを接続する電流路を独立にすること
、即ち、プルアップ接点を独立にすることにより、ＲＡ
Ｍ３の電源入力端子ＶＩＮと電源■ｃｃの電源端子１と
のレベル差を少くできること、つまり電源の電圧とＲＡ
Ｍ３にかかる電圧をより近くできる利点がある。
流路と、電源端子１からデコードＩＣ２及びＲＡＭ３の
電源入力端子ＶＩＮを接続する電流路を独立にすること
、即ち、プルアップ接点を独立にすることにより、ＲＡ
Ｍ３の電源入力端子ＶＩＮと電源■ｃｃの電源端子１と
のレベル差を少くできること、つまり電源の電圧とＲＡ
Ｍ３にかかる電圧をより近くできる利点がある。
以上説明したように本発明は、従来のＩＣカードがカー
ド接続状態で電源断時、電池が抵抗を通じて信号入力端
子に接続されているために、電池を消費してしまったも
のを、カード接続状態で電源断時に電池を消費すること
を防止できる効果がある。
ド接続状態で電源断時、電池が抵抗を通じて信号入力端
子に接続されているために、電池を消費してしまったも
のを、カード接続状態で電源断時に電池を消費すること
を防止できる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来のＩＣカード
の一例の回路図である。 １・・・電源端子、２・・・デコードＩＣｌ３・・・Ｒ
ＡＭ、４・・・電池、Ａ・・・信号入力端子、ＡＩＮ・
・・入力端子、Ｃ・・・コンデンサ、ＣＳ・・・チップ
セレクト端子、Ｄ、、Ｄ２．Ｄ、・・・ダイオード、Ｎ
・・・節点、Ｑ・・・入力端子、Ｐ・・・ゲート制御信
号、ＶＣＣ・・・電源、ＶＩＮ・・・電源入力端子。
明の第２の実施例の回路図、第３図は従来のＩＣカード
の一例の回路図である。 １・・・電源端子、２・・・デコードＩＣｌ３・・・Ｒ
ＡＭ、４・・・電池、Ａ・・・信号入力端子、ＡＩＮ・
・・入力端子、Ｃ・・・コンデンサ、ＣＳ・・・チップ
セレクト端子、Ｄ、、Ｄ２．Ｄ、・・・ダイオード、Ｎ
・・・節点、Ｑ・・・入力端子、Ｐ・・・ゲート制御信
号、ＶＣＣ・・・電源、ＶＩＮ・・・電源入力端子。
Claims (2)
- （１） アノードが電源端子に接続される第１のダイオ
ードと、一端が前記第１のダイオードのカソードに接続
され他端が信号入力端子に接続される抵抗と、一方の電
極が前記第１のダイオードのカソードに接続され他方の
電極が接地端子に接続されるコンデンサと、アノードが
前記第１のダイオードのカソードに接続される第２のダ
イオードと、アノードが内部電池の陽極に接続されカソ
ードが前記第２のダイオードのカソードと内部の半導体
集積回路の電源入力端子に接続される第３のダイオード
とを含むことを特徴とするＩＣカード。 - （２） アノードが電源端子に接続される第１のダイオ
ードと、一端が前記第１のダイオードのカソードに接続
され他端が信号入力端子に接続される抵抗と、一方の電
極が前記第１のダイオードのカソードに接続され他方の
電極が接地端子に接続されるコンデンサと、アノードが
前記第１のダイオードのアノードに接続される第２のダ
イオードと、アノードが内部電池の陽極に接続されカソ
ードが前記第２のダイオードのカソードと内部の半導体
集積回路の電源入力端子に接続される第３のダイオード
とを含むことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248007A JPH0296209A (ja) | 1988-09-30 | 1988-09-30 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248007A JPH0296209A (ja) | 1988-09-30 | 1988-09-30 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296209A true JPH0296209A (ja) | 1990-04-09 |
Family
ID=17171807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248007A Pending JPH0296209A (ja) | 1988-09-30 | 1988-09-30 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157247A (en) * | 1990-07-17 | 1992-10-20 | Mitsubishi Denki Kabushiki Kaisha | Ic card |
| JP2008001203A (ja) * | 2006-06-21 | 2008-01-10 | Kubota Corp | 作業車用キャビンのドア構造 |
-
1988
- 1988-09-30 JP JP63248007A patent/JPH0296209A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157247A (en) * | 1990-07-17 | 1992-10-20 | Mitsubishi Denki Kabushiki Kaisha | Ic card |
| JP2008001203A (ja) * | 2006-06-21 | 2008-01-10 | Kubota Corp | 作業車用キャビンのドア構造 |
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