JPH0294811A - Level variable circuit - Google Patents
Level variable circuitInfo
- Publication number
- JPH0294811A JPH0294811A JP63246194A JP24619488A JPH0294811A JP H0294811 A JPH0294811 A JP H0294811A JP 63246194 A JP63246194 A JP 63246194A JP 24619488 A JP24619488 A JP 24619488A JP H0294811 A JPH0294811 A JP H0294811A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- current source
- level
- output
- offset voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 5
- 238000012360 testing method Methods 0.000 abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル伝送装置等に使用される高速ディジ
タル回路の動作試験回路に関し、特にパルス信号のレベ
ル可変回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an operation test circuit for high-speed digital circuits used in digital transmission devices and the like, and particularly to a pulse signal level variable circuit.
従来、ディジタル回路に使用するＩＣや半導体デバイス
の特性を評価するために、パルスデータ入力波形の直流
レベルミージンを試験する方法として、例えば第２図の
ような回路を用いていた。Conventionally, in order to evaluate the characteristics of ICs and semiconductor devices used in digital circuits, a circuit as shown in FIG. 2, for example, has been used as a method of testing the DC level margin of a pulse data input waveform.
第２図において、１，２は差動トランジスタであυ、と
の差動トランジスタ１，２の共通のエミッタは電流源３
に接続され、その各コレクタがそれぞれ抵抗４，１５を
介して接地されている。また、差動トランジスタ１，２
の片側のコレクタはコレクタ接地トランジスタ１１０ベ
ースに接続され、そのエミッタが交流結合用コンデンサ
１２を介して出力端子１０に接続されるとともに、抵抗
１３を経て電源電圧ＶＥＥの端子１６に接続されている
。In FIG. 2, 1 and 2 are differential transistors υ, and the common emitter of the differential transistors 1 and 2 is the current source 3.
The collectors thereof are grounded via resistors 4 and 15, respectively. Also, differential transistors 1 and 2
One side of the collector is connected to the base of a common collector transistor 110, and its emitter is connected to the output terminal 10 via an AC coupling capacitor 12, and is also connected via a resistor 13 to a terminal 16 of the power supply voltage VEE.
そして、コンデンサ１２の出力端子１０側がコイル１４
を介して制御電圧ＶＲｇＦの端子１７に接続されている
。彦お、Ｓは信号紳としての同軸線路である。The output terminal 10 side of the capacitor 12 is connected to the coil 14.
It is connected to the terminal 17 of the control voltage VRgF via the terminal 17 of the control voltage VRgF. Hikoo, S is a coaxial line as a signal line.
ここで、差動トランジスタ１．２の各入力端子５．６に
互いに相補な電圧パルス（ＩＮ、ＩＮ）が入力されると
、入力端子５がハイレベル（以下、「Ｈ」）、もう一方
の入力端子６がローレベル（以下、「Ｌ」）のときは、
差動トランジスタ１がオンとなシ、電流源３で決まる電
流が該トランジスタ１を流れる。このとき、差動トラン
ジスタ２はオフとなシ、コレクタはｒＨＪとなる。よっ
て、コレクタ接地のトランジスタ１１のエミッタ出力は
ｒＨＪレベルのパルスが出力される。一方、入力端子６
が「Ｈ」、入力端子５がｒＬＪのときは、差動トランジ
スタ２がオンとなシ、電流源３の電流はトランジスタ２
を流れ、コレクタはｒＬＪとなる。よって、コレクタ接
地トランジスタ１１のエミッタ出力はｒＬＪレベルのパ
ルスが出力される。これによシ、コレクタ接地トランジ
スタ１１のエミッタ出力はコンデンサ１２を介してオフ
セット電圧が印加された後、出力端子１０よシ出力パル
ス（ＯＵＴ）が取υ出される。Here, when mutually complementary voltage pulses (IN, IN) are input to each input terminal 5.6 of the differential transistor 1.2, the input terminal 5 becomes a high level (hereinafter referred to as "H"), and the other When input terminal 6 is at low level (hereinafter referred to as "L"),
When the differential transistor 1 is turned on, a current determined by the current source 3 flows through the transistor 1. At this time, the differential transistor 2 is turned off and the collector becomes rHJ. Therefore, the emitter output of the transistor 11 whose collector is grounded is a pulse at the rHJ level. On the other hand, input terminal 6
is "H" and the input terminal 5 is rLJ, the differential transistor 2 is turned on, and the current of the current source 3 flows through the transistor 2.
The collector becomes rLJ. Therefore, the emitter output of the common collector transistor 11 is a pulse at the rLJ level. Accordingly, after an offset voltage is applied to the emitter output of the common collector transistor 11 via the capacitor 12, an output pulse (OUT) is taken out from the output terminal 10.
このようにして、オフセット電圧を変化させることによ
シ可変パルス信号出力を得ることができる。In this way, a variable pulse signal output can be obtained by changing the offset voltage.
しかし、上述した従来のレベル可変回路は、信号線９に
交流結合を有するため、入力パルスのマーク率が変化す
ると、出力パルスの直流レベルがそのマーク率の直流成
分を中心にしてオフセット電圧が重量されるため、しき
い値が変動するという問題を有していた。However, since the above-mentioned conventional level variable circuit has an AC coupling in the signal line 9, when the mark rate of the input pulse changes, the DC level of the output pulse increases with an offset voltage centered around the DC component of the mark rate. Therefore, there was a problem in that the threshold value fluctuated.
このような問題点を解決するため、本発明のレベル可変
回路は、差動トランジスタの共通のエミッタに電流源を
接続し、該差動トランジスタの制御端子に互いに相補な
電圧パルスを印加して、該差動トランジスタをスイッチ
ング動作させるように構成された差動型スイッチング回
路から成り、前記差動トランジスタの片側のコレクタ出
力にゲートと、可変抵抗を介してソースをそれぞれ接続
するとともに、ドレインを正電圧にバイアスして成るオ
フセット電圧重畳用電流源ＦＥＴを設は友ものである。In order to solve these problems, the level variable circuit of the present invention connects a current source to the common emitter of the differential transistors, applies complementary voltage pulses to the control terminals of the differential transistors, and It consists of a differential switching circuit configured to perform a switching operation on the differential transistor, and the gate and source are connected to the collector output of one side of the differential transistor through a variable resistor, and the drain is connected to a positive voltage. It is convenient to set up a current source FET for offset voltage superimposition which is biased to .
したがって、本発明においては、可変抵抗を変化させる
ことにより、その電流源ＦＥＴの電流変化を差動トラン
ジスタの出力負荷に重畳して出力パルスの直流レベルを
可変することが可能になる。Therefore, in the present invention, by changing the variable resistor, it is possible to superimpose the current change of the current source FET on the output load of the differential transistor, thereby changing the DC level of the output pulse.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明によるレベル可変回路の一実施例を示す
基本的な回路構成図である。同図において、１．２はベ
ースが入力端子５，６にそれぞれ接続されたスイッチン
グ用の差動トランジスタであシ、この差動トランジスタ
１，２の共通のエミッタが電流源３に接続され、該差動
トランジスタ１のコレクタが抵抗４を介して接地されて
いる。FIG. 1 is a basic circuit diagram showing an embodiment of a level variable circuit according to the present invention. In the figure, reference numerals 1 and 2 are switching differential transistors whose bases are connected to input terminals 5 and 6, respectively, and the common emitters of these differential transistors 1 and 2 are connected to a current source 3. A collector of the differential transistor 1 is grounded via a resistor 4.
そして、もう一方の差動トランジスタ２のコレクタが、
可変抵抗７を介してオフセット電圧重畳用電流源ＦＥＴ
（１！界効果トランジスタ）８のソースに接続される
とともに、そのゲートに接続されていて、この電流源Ｆ
ＥＴ ８のドレインが正電圧＋Ｖにバイアスされている
。なお、図中、同一符号は同一または相当部分を示して
いる。And the collector of the other differential transistor 2 is
Offset voltage superimposition current source FET via variable resistor 7
(1! Field effect transistor) is connected to the source of 8 and its gate, and this current source F
The drain of ET 8 is biased to a positive voltage +V. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
上記実施例の構成によると、差動トランジスタ１．２の
共通のエミッタに電流源３を接続し、との差動トランジ
スタ１，２のベースに互いに相補な電圧パルス（ＩＮ、
ＩＮ）を印加することによって、該差動トランジスタ１
，２は、上述した従来例と同様にスイッチング動作を行
う。この時、回路の動作試験に際し、可変抵抗７の抵抗
値を変化させることによυ、前記電流源ＦＥＴ ８の電
流変化をその差動トランジスタ２の出力負荷に重畳して
出力パルスの直流レベルを可変することができる。According to the configuration of the above embodiment, the current source 3 is connected to the common emitter of the differential transistors 1.2, and complementary voltage pulses (IN,
IN), the differential transistor 1
, 2 perform switching operations in the same manner as in the conventional example described above. At this time, when testing the operation of the circuit, by changing the resistance value of the variable resistor 7, the current change of the current source FET 8 is superimposed on the output load of the differential transistor 2, and the DC level of the output pulse is adjusted. Can be varied.
以上説明したように本発明は、従来のようにスイッチン
グ用差動トランジスタを用いたレベル可変回路の出力を
交流結合せずに、オフセット電圧重量用電流源ＦＥＴを
付加することによシ、パルス信号のマーク率が変化して
も出力パルスのしきい値を中心に直流レベルを容易に可
変することができる効果がある。As explained above, the present invention does not require AC coupling of the output of a level variable circuit using switching differential transistors as in the prior art, but by adding a current source FET for offset voltage and weight, it is possible to generate a pulse signal. Even if the mark rate changes, the DC level can be easily varied around the threshold value of the output pulse.
第１図は本発明の一実施例を示す回路構成図、第２図は
従来のレベル可変回路の一例を示す回路構成図である。
１．２・・・・差動トランジスタ、３・・・・電流源、
４・・・・抵抗、５，６・・・・入力端子、７・・・・
可変抵抗、８φ・・−オフセット電圧重畳用電流源ＦＥ
Ｔ、９・φ・・同軸線路、１０・・・・出力端子。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional level variable circuit. 1.2...Differential transistor, 3...Current source,
4...Resistance, 5,6...Input terminal, 7...
Variable resistance, 8φ...-current source FE for offset voltage superimposition
T, 9・φ...Coaxial line, 10...Output terminal.
Claims (1)
該差動トランジスタの制御端子に互いに相補な電圧パル
スを印加して、該差動トランジスタをスイッチング動作
させるように構成された差動型スイッチング回路から成
り、前記差動トランジスタの片側のコレクタ出力にゲー
トと、可変抵抗を介してソースをそれぞれ接続するとと
もに、ドレインを正電圧にバイアスして成るオフセット
電圧重畳用電流源ＦＥＴを設けたことを特徴とするレベ
ル可変回路。Connect a current source to the common emitter of the differential transistors,
The differential switching circuit is configured to apply mutually complementary voltage pulses to the control terminals of the differential transistors to cause the differential transistors to perform switching operations, and has a gate connected to one collector output of the differential transistors. and an offset voltage superimposition current source FET whose sources are connected to each other via a variable resistor and whose drain is biased to a positive voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246194A JPH0294811A (en) | 1988-09-30 | 1988-09-30 | Level variable circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246194A JPH0294811A (en) | 1988-09-30 | 1988-09-30 | Level variable circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294811A true JPH0294811A (en) | 1990-04-05 |
Family
ID=17144911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246194A Pending JPH0294811A (en) | 1988-09-30 | 1988-09-30 | Level variable circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294811A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331229A (en) * | 1991-04-15 | 1994-07-19 | Siemens Aktiengesellschaft | CMOS/ECL signal level converter |
-
1988
- 1988-09-30 JP JP63246194A patent/JPH0294811A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331229A (en) * | 1991-04-15 | 1994-07-19 | Siemens Aktiengesellschaft | CMOS/ECL signal level converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4097767A (en) | Operational rectifier | |
| JPS60501035A (en) | Comparator circuit with reduced input bias current | |
| US4178558A (en) | DC Level clamping circuit | |
| JP2542722B2 (en) | Asymmetric signal generation circuit | |
| JPH0294811A (en) | Level variable circuit | |
| JPS61263305A (en) | Hysteresis comparator | |
| JPS6036890Y2 (en) | muting circuit | |
| JPH01293710A (en) | Level variable circuit | |
| JPS6022862A (en) | Power supply circuit | |
| JPS602672Y2 (en) | Semiconductor integrated circuit device | |
| JPH0216293Y2 (en) | ||
| KR900001529B1 (en) | Detection integrated circuit for am receiver | |
| JPH0524226Y2 (en) | ||
| JPH05235709A (en) | Schmitt circuit | |
| JPH0149206B2 (en) | ||
| JPH0588566B2 (en) | ||
| JPH0451094B2 (en) | ||
| JPH0468606A (en) | Nonlinear variable gain circuit | |
| JPH0347775B2 (en) | ||
| JPS61206999A (en) | Sample holding circuit | |
| JPH0278317A (en) | Signal switching circuit | |
| JPH0296411A (en) | Current mirror circuit | |
| JPH0548350A (en) | Output buffer circuit provided with alarm function | |
| JPH0732357B2 (en) | Logic level setting circuit | |
| JPS61182307A (en) | Signal processing circuit |