JPH0293967A - データ転送方式 - Google Patents
データ転送方式Info
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- JPH0293967A JPH0293967A JP63246853A JP24685388A JPH0293967A JP H0293967 A JPH0293967 A JP H0293967A JP 63246853 A JP63246853 A JP 63246853A JP 24685388 A JP24685388 A JP 24685388A JP H0293967 A JPH0293967 A JP H0293967A
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- 238000000034 method Methods 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Information Transfer Systems (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、高速かつ大量のデータ処理を必要とする専用
プロセッサと、これに接続されるコントローラとの間の
データバスおよびインターフェイス部におけるデータ転
送方式に関する。
プロセッサと、これに接続されるコントローラとの間の
データバスおよびインターフェイス部におけるデータ転
送方式に関する。
（従来の技術）
一般にディジタル処理では、ＨＩＧＨレベル（ルベル）
とＬＯレベル（０レベル）との２種類の値を１ビットの
内容として設定するが、ビット長Ｘの割り当て可能な範
囲には制限がある。
とＬＯレベル（０レベル）との２種類の値を１ビットの
内容として設定するが、ビット長Ｘの割り当て可能な範
囲には制限がある。
たとえば１６ビット長のバス幅で表わすことができる最
大値は２１６である。
大値は２１６である。
したがって伝送すべき情報量が多くなると、その情報を
何回かに分けて伝送する必要が生じるが、従来このよう
な場合には、１命令をアドレスとデータとに分割して転
送する方式が採られている。
何回かに分けて伝送する必要が生じるが、従来このよう
な場合には、１命令をアドレスとデータとに分割して転
送する方式が採られている。
また従来から標準レベルとしてはＴＴＬレベル（５Ｖ）
が用いられているが、これによると０〜５■の電圧変化
に必要な動作時間（ＴＯＮ、 ＴＯＰＦ）が長くなるの
で、使用可能な最大周波数が低く、内部の消費電力が大
きくなる。
が用いられているが、これによると０〜５■の電圧変化
に必要な動作時間（ＴＯＮ、 ＴＯＰＦ）が長くなるの
で、使用可能な最大周波数が低く、内部の消費電力が大
きくなる。
（発明が解決しようとする課題）
本発明はこのような事情によりなされたもので、１回に
伝送できる情報量が多く、使用可能な最大周波数が高く
、内部の消費電力が小さくなるデータ転送方式の提供を
目的としている。
伝送できる情報量が多く、使用可能な最大周波数が高く
、内部の消費電力が小さくなるデータ転送方式の提供を
目的としている。
［発明の構成］
（課題を解決するための手段）
本発明のデータ転送方式ではこの目的を実現するべく、
所定のプロセッサとコントローラとの間でデータを転送
するにあたり、ラインの１ビットに対してＮ（３以上の
整数）種以上のデータレベルを設定した。
所定のプロセッサとコントローラとの間でデータを転送
するにあたり、ラインの１ビットに対してＮ（３以上の
整数）種以上のデータレベルを設定した。
（作 用）
本発明のデータ転送方式では、入力はＴＴＬのＨｌレベ
ル／ＬＯレベル等、２値によるデータを用い、ライン上
ではこの入力をＮ（３以上の整数）種のアナログレベル
に変換して転送し、レシーバ側でＮ個の比較回路により
元の２値に戻す。
ル／ＬＯレベル等、２値によるデータを用い、ライン上
ではこの入力をＮ（３以上の整数）種のアナログレベル
に変換して転送し、レシーバ側でＮ個の比較回路により
元の２値に戻す。
（実施例）
以下、本発明の実施例の詳細を図面に基づいて説明する
。
。
第１図は本発明の一実施例を示す図である。
本実施例では、プロセッサと制御装置との間のデータ伝
送のためのラインの１ビットに対するデータレベルをＬ
Ｏレベル（以下Ｌレベルという）、〜ｆＥＤＩＵＭレベ
ル（以下Ｍレベルという）、ＨＩＧＨレベル（以下Ｈレ
ベルという）の３種類設定する。
送のためのラインの１ビットに対するデータレベルをＬ
Ｏレベル（以下Ｌレベルという）、〜ｆＥＤＩＵＭレベ
ル（以下Ｍレベルという）、ＨＩＧＨレベル（以下Ｈレ
ベルという）の３種類設定する。
一般にＴＴＬバスのＨｌレベル（ルベル）は最大５Ｖで
あるが、本実施例では１ビットのデータレベルをＬレベ
ル／Ｍレベル／Ｈレベル（０〜ＩＶ−Ｌ、１．５〜２，
５Ｖ−Ｍ、３．５〜４゜５Ｖ−Ｌ）の３つのレベルで表
現可能なデータドライバを設ける。第２図にこのデータ
ドライバの構成を示す。
あるが、本実施例では１ビットのデータレベルをＬレベ
ル／Ｍレベル／Ｈレベル（０〜ＩＶ−Ｌ、１．５〜２，
５Ｖ−Ｍ、３．５〜４゜５Ｖ−Ｌ）の３つのレベルで表
現可能なデータドライバを設ける。第２図にこのデータ
ドライバの構成を示す。
第２図において１はＤ／Ａ変換器、２はオペアンプであ
る。
る。
このデータドライバは、Ｄ／Ａ変換器１のＤφＬ、Ｄφ
Ｍ、ＤφＨという各ＴＴＬ入力の値によって、オペアン
プ２の出力にＬレベル／Ｍレベル／Ｈレベルに対応する
Ｄφレベルが得られるように構成されている。
Ｍ、ＤφＨという各ＴＴＬ入力の値によって、オペアン
プ２の出力にＬレベル／Ｍレベル／Ｈレベルに対応する
Ｄφレベルが得られるように構成されている。
すなわちＤφＬがＴＴＬ人力でＨｌレベル（ルベル）の
とき、１ｖの波高値のロジックレベルをＤφに出力する
。同様にＤφＭがＨｌレベルの時は２．５Ｖ、ＤφＨが
Ｈｌレベルの時は４，５Ｖを最大値とする３レベルの出
力が得られる。
とき、１ｖの波高値のロジックレベルをＤφに出力する
。同様にＤφＭがＨｌレベルの時は２．５Ｖ、ＤφＨが
Ｈｌレベルの時は４，５Ｖを最大値とする３レベルの出
力が得られる。
第３図はこの３レベルの出力を変換するデータレシーバ
の構成を示す図である。
の構成を示す図である。
第３図において３ａ〜３Ｃは比較器、４８〜４Ｃはラッ
チである。
チである。
このデータレシーバは、３つの値のいずれかにあるＤφ
〜Ｘビットを比較器３ａ〜３Ｃによって判定後、その値
をロジックレベルＤφＬ、ＤφＭ５ＤφＨの各ラッチ４
ａ〜４Ｃに蓄える。
〜Ｘビットを比較器３ａ〜３Ｃによって判定後、その値
をロジックレベルＤφＬ、ＤφＭ５ＤφＨの各ラッチ４
ａ〜４Ｃに蓄える。
このとき比較器３ａ〜３Ｃの判定レベルＶ１６、Ｖｔ４
、Ｖｌｌは全データ共通であり、例えばＶｔ、＝０．５
Ｖ 、ＶＭ→２■、Ｖｌｌ ：４Ｌ！−イウヨウｌ：テ
ー９ドライバのＤφＬ、ＭＳＨの値よりも若干低い値に
設定する。
、Ｖｌｌは全データ共通であり、例えばＶｔ、＝０．５
Ｖ 、ＶＭ→２■、Ｖｌｌ ：４Ｌ！−イウヨウｌ：テ
ー９ドライバのＤφＬ、ＭＳＨの値よりも若干低い値に
設定する。
またｖｌｌｌはレベルＶＬを、ＶＨはレベルＶｌおよび
レベルＶＭを、それぞれ含んだレベルとすれば、判定ま
たはＤ／Ａ化する回路を単純化し２、判定における誤動
作を少なくすることができる。
レベルＶＭを、それぞれ含んだレベルとすれば、判定ま
たはＤ／Ａ化する回路を単純化し２、判定における誤動
作を少なくすることができる。
続いて本実施例を計測システムに適用した場合のブロッ
ク例を第４図に示す。
ク例を第４図に示す。
第４図において５はホストコンピュータ、６は前述した
ようなデータドライバを備えた高速専用プロセッサ、７
はメモリ、８８〜８Ｃはデータレシーバである。
ようなデータドライバを備えた高速専用プロセッサ、７
はメモリ、８８〜８Ｃはデータレシーバである。
まず高速専用プロセッサ６はホストコンピュ・−タ５か
らの命令を自身のメモリ７に蓄え、メモリ７の内容に従
って第２図に示したデータドライノくに情報を設定しな
がらコントロールボードへ制御信号を転送する。
らの命令を自身のメモリ７に蓄え、メモリ７の内容に従
って第２図に示したデータドライノくに情報を設定しな
がらコントロールボードへ制御信号を転送する。
そしてコントロールボードは、第３図に示したデータレ
シーバを介してそれぞれの命令を実行する。
シーバを介してそれぞれの命令を実行する。
コントロールボード内がＴＴＬレベル等、異なるレベル
の場合には、このレシーバの比較器で出力の変換を実施
し、データをラッチする。
の場合には、このレシーバの比較器で出力の変換を実施
し、データをラッチする。
ホストコンピュータ５と高速専用プロセッサ６との間の
バスは、高速専用プロセッサ６のメモリ７ヘプログラム
をロードすることが目的となるため、従来の転送方式と
同様であっても高速動作には支障がない。
バスは、高速専用プロセッサ６のメモリ７ヘプログラム
をロードすることが目的となるため、従来の転送方式と
同様であっても高速動作には支障がない。
仮に１ビットで表現するレベルとして、Ｌレベル、／Ｍ
レベル／Ｈレベルの３つの値が設定できると、３１６ビ
ットまでの値を表わすことが可能となる。
レベル／Ｈレベルの３つの値が設定できると、３１６ビ
ットまでの値を表わすことが可能となる。
すなわち、Ｈレベル／ヒレベルのロジックレベルしかな
い場合、１６ビット長のバス幅で表わすことができる最
大値は、２” （６４にビット）であるが、本実施例
方式によると３１６ （１４４にビット）というように
２．２５倍に拡大される。
い場合、１６ビット長のバス幅で表わすことができる最
大値は、２” （６４にビット）であるが、本実施例
方式によると３１６ （１４４にビット）というように
２．２５倍に拡大される。
また第５図に示すように従来のバス幅では、１６ビット
のバス幅のアドレス情報と同一幅のデータとで２回に分
割して転送していたプロセスを１回の命令で実行するこ
とが可能となるので、処理スピードが大幅に向上する。
のバス幅のアドレス情報と同一幅のデータとで２回に分
割して転送していたプロセスを１回の命令で実行するこ
とが可能となるので、処理スピードが大幅に向上する。
同様に４レベルを１ビットで表現すれば、データ量は４
１６ （４倍）になる。
１６ （４倍）になる。
またＬレベルのみを用いて０〜１■のＨレベル／ヒレベ
ル（０／１）のロジック動作にて同一回路を動作させた
場合は、Ｔｒ／Ｔｆ（ロジックレベルの立上り／立下り
）に要する時間を半減することが可能となる。
ル（０／１）のロジック動作にて同一回路を動作させた
場合は、Ｔｒ／Ｔｆ（ロジックレベルの立上り／立下り
）に要する時間を半減することが可能となる。
そしてこの時のラインレベルは、Ｏｖ （Ｌレベル）／
１ｖ（Ｈｌレベル）と低くなるため、パスライン上で発
生するノイズおよびストロークの点でも有利となる。
１ｖ（Ｈｌレベル）と低くなるため、パスライン上で発
生するノイズおよびストロークの点でも有利となる。
転送に必要な情報量が少ない場合には、このようにＬレ
ベルのみのＨレベル／ヒレベルに限定したデータ転送に
よって高速データ転送の目的で利用することもできる。
ベルのみのＨレベル／ヒレベルに限定したデータ転送に
よって高速データ転送の目的で利用することもできる。
第６図は被７１１１１定パルス電圧源ＰＳの電圧値を測
定する回路において、アナログ期待値電圧Ｐ ｏｕｔが
ＶＭ ＋ （ＶＨ−ＶＭ） 〜ＶＭ −（ＶＭ −Ｖｌ
ｌ）ノ範囲内であることを検出することで、この被測定
パルス電圧源ＰＳが正常であるか否かを判定する場合を
示す図である。
定する回路において、アナログ期待値電圧Ｐ ｏｕｔが
ＶＭ ＋ （ＶＨ−ＶＭ） 〜ＶＭ −（ＶＭ −Ｖｌ
ｌ）ノ範囲内であることを検出することで、この被測定
パルス電圧源ＰＳが正常であるか否かを判定する場合を
示す図である。
まず判定条件ビット（ディジタル期待値）を判定条件よ
りＤＩ、−Ｌ、ＤＨ−Ｈ，ＤＩ（−Ｌと設定し、これを
ディジタル判定回路９の人力として与える。また被測定
電圧Ｐ ｏｕｔをアナログコンバレタの入力とする。Ｖ
Ｍの判定条件とするアナログ範囲をそれぞれＶＬ 、Ｖ
Ｍ 、Ｖｌｌとしてプログラム設定し、アナログ判定回
路１０に与えることでＰ ｏｕｔがＶＬ以上Ｖｌｌ以下
の電圧範囲のパルスが得られているか否かをハｊ定する
ことができる。
りＤＩ、−Ｌ、ＤＨ−Ｈ，ＤＩ（−Ｌと設定し、これを
ディジタル判定回路９の人力として与える。また被測定
電圧Ｐ ｏｕｔをアナログコンバレタの入力とする。Ｖ
Ｍの判定条件とするアナログ範囲をそれぞれＶＬ 、Ｖ
Ｍ 、Ｖｌｌとしてプログラム設定し、アナログ判定回
路１０に与えることでＰ ｏｕｔがＶＬ以上Ｖｌｌ以下
の電圧範囲のパルスが得られているか否かをハｊ定する
ことができる。
従来の１データライン（Ｈ／Ｌ）の方式の場合、２本以
上のデータラインおよび２回以上の測定を実行した後で
なければＰＡＳＳ／ ＰＡＩＬの判定ができなかったが
、この方式によれば１本のデータラインで１回の１ｌＰ
Ｉ定にて判定が可能となる。
上のデータラインおよび２回以上の測定を実行した後で
なければＰＡＳＳ／ ＰＡＩＬの判定ができなかったが
、この方式によれば１本のデータラインで１回の１ｌＰ
Ｉ定にて判定が可能となる。
このように本実施例方式では、入力はＴＴＬのＨｌレベ
ル／ＬＯレベル等、２値によるデータを用い、ライン上
ではこの入力をＮ（３以上の整数）種のアナログレベル
に変換して転送し、レシーバ側でＮ個の比較回路により
元の２値に戻すので、高速かつ大量のデータ処理を必要
とする専用プロセッサと、これに接続されるコントロー
ラ間のデータバスおよびインターフェイス部に用いるこ
とで、同一データ幅におけるデータ量の増加および処理
の高速化を促進することができる。
ル／ＬＯレベル等、２値によるデータを用い、ライン上
ではこの入力をＮ（３以上の整数）種のアナログレベル
に変換して転送し、レシーバ側でＮ個の比較回路により
元の２値に戻すので、高速かつ大量のデータ処理を必要
とする専用プロセッサと、これに接続されるコントロー
ラ間のデータバスおよびインターフェイス部に用いるこ
とで、同一データ幅におけるデータ量の増加および処理
の高速化を促進することができる。
なお、−船釣にロジックレベルはＴＴＬまたはＥＣＬ等
で標準化されているので、これらとインターフェイスが
可能な専用高速パスラインとして用いることで効果を期
待することができる。
で標準化されているので、これらとインターフェイスが
可能な専用高速パスラインとして用いることで効果を期
待することができる。
［発明の効果］
以上説明したように本発明のデータ転送方式では、１ビ
ット中のデータ電圧レベルを３種以上設定するので１回
に伝送できる情報量が多い。また各レベルの電圧差が小
さくなるので、使用可能な最大周波数が高く、内部の消
費電力が小さくなる。
ット中のデータ電圧レベルを３種以上設定するので１回
に伝送できる情報量が多い。また各レベルの電圧差が小
さくなるので、使用可能な最大周波数が高く、内部の消
費電力が小さくなる。
第１図は本発明方式の一実施例を示す図、第２図は同実
施例におけるデータドライバの構成を示す図、第３図は
同実施例におけるデータレシーバの構成を示す図、第４
図は本発明を計測システムに適用した場合のシステム構
成を示す図、第５図は本発明方式と従来のデータ転送方
式とを比較して示す図、第６図は本発明を被測定パルス
電圧源が正常であるか否かを判定する回路に適用した場
合のシステム構成を示す図である。 １・・・Ｄ／Ａ変換器、２・・・オペアンプ、３８〜３
Ｃ・・・比較器、４ａ〜４Ｃ・・・ラッチ、５・・・ホ
ストコンピュータ、６・・・高速専用プロセッサ、７・
・・メモリ、８ａ〜８Ｃ・・・データレシーバ。 第１ 図 第２図 第４図 Ｑｌ （１晩） ・Ｑｏｚ）
施例におけるデータドライバの構成を示す図、第３図は
同実施例におけるデータレシーバの構成を示す図、第４
図は本発明を計測システムに適用した場合のシステム構
成を示す図、第５図は本発明方式と従来のデータ転送方
式とを比較して示す図、第６図は本発明を被測定パルス
電圧源が正常であるか否かを判定する回路に適用した場
合のシステム構成を示す図である。 １・・・Ｄ／Ａ変換器、２・・・オペアンプ、３８〜３
Ｃ・・・比較器、４ａ〜４Ｃ・・・ラッチ、５・・・ホ
ストコンピュータ、６・・・高速専用プロセッサ、７・
・・メモリ、８ａ〜８Ｃ・・・データレシーバ。 第１ 図 第２図 第４図 Ｑｌ （１晩） ・Ｑｏｚ）
Claims (1)
- （１）所定のプロセッサとコントローラとの間でデータ
を転送するにあたり、ラインの１ビットに対してＮ（３
以上の整数）種以上のデータレベルを設定することを特
徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246853A JPH0293967A (ja) | 1988-09-30 | 1988-09-30 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246853A JPH0293967A (ja) | 1988-09-30 | 1988-09-30 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0293967A true JPH0293967A (ja) | 1990-04-04 |
Family
ID=17154689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246853A Pending JPH0293967A (ja) | 1988-09-30 | 1988-09-30 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0293967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009240273A (ja) * | 2008-03-31 | 2009-10-22 | Daiwa Seiko Inc | 魚釣用リール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020628A (ja) * | 1973-06-21 | 1975-03-05 | ||
| JPS57176443A (en) * | 1981-04-03 | 1982-10-29 | Philips Nv | System having first and second active function unit |
-
1988
- 1988-09-30 JP JP63246853A patent/JPH0293967A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020628A (ja) * | 1973-06-21 | 1975-03-05 | ||
| JPS57176443A (en) * | 1981-04-03 | 1982-10-29 | Philips Nv | System having first and second active function unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009240273A (ja) * | 2008-03-31 | 2009-10-22 | Daiwa Seiko Inc | 魚釣用リール |
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