JPH0293757A - マルチプロセッサ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、それぞれがマイクロプログラム制御方式によ
って動作する複数のプロセッサから成り特に双方で１命
令実行時間の異なるプロセッサを同期して高速に動作さ
せるのに好適なマルチプロセッサ方式に関するものであ
る。

［従来の技術〕 従来より、マルチプロセッサシステムにおいてシステム
の性能又は機能を向上させるために、主プロセッサとは
別に特定の命令群を実行する副プロセッサを設け、主プ
ロセッサとは独立して命令実行処理する方式が採られる
いる。その制御方式は主プロセッサから副プロセッサへ
の起動に対し、副プロセッサ内の専用制御メモリとマイ
クロシーケンサに従い、副プロセッサ内で命令処理を実
行し、終了時に主プロセッサに対し終了報告信号を送出
し、主プロセッサにて終了を認識後、主プロセッサ側に
制御を戻すものであり、主プロセッサと副プロセッサで
１マイクロ命令実行時間が大幅に異なっていても特に問
題にはならなかったが、主／副プロセッサ間の起動／応
答時間のオーバーヘットが性能向上のネックとなってい
た。

一方上記方式に対し、特開昭５９−８７５４７号公報や
特開昭６２−２６３５３８号公報等に見られるように、
主／副両プロセッサが主プロセッサ内のみに持つマイク
ロシーケンサに従い、同期してそれぞれの制御メモリを
読出し実行することにより、主／副プロセッサ間での起
動、応答のオーバーヘッドを解消し、処理性能の向上を
図る技術が提案され、実現されてきている。但し、この
ようにマイクロシーケンサを共用し、主／副プロセッサ
を同期して動作させる方式は、マイクロ命令のアドレス
線を共用することであり、最近の１チツプＣＰＵ化等の
中ではビンネックの最大の原因となるものであり、また
従来例のように主／副プロセッサが同期して動作しても
互いに１マイクロ命令実行サイクルが同じあるいはほぼ
同じであり、両プロセッサで共用する基本クロックを共
用化できるか、あるいは若干変動させる範囲内で共用化
できるうちは特に問題ないがプロセッサを１チップ化し
、最近のデバイス技術の進歩によるマシンサイクルの高
速化が図られる中で、主プロセッサは数十ナノ秒で１マ
シンサイクルを実行することも可能となってきており、
一方副プロセッサにおいては専用の機能を持つことが優
先であり、マシンサイクルはそれほど高速化しない、あ
るいはできないことが多い為、同期化をやめ非同期応答
方式に変更したり、副プロセッサ側マシンサイクルを考
慮して主プロセッサ側マシンサイクルを見直さなければ
ならないというような問題が発生する。

さらに上記問題点に対し、特開昭５８−９７７４７号公
報や特開昭６１−１３１０３９号公報に見られるように
、マイクロ命令の更新を抑止したり、制御メモリ上の次
のアドレスにも同じマイクロ命令を置くなど、１マシン
サイクルで終了しないマイクロ命令の実行に当り工夫が
見られるが、制御メモリの効率的使用という点では十分
ではなく、特にオンチップＲＯＭに制御メモリを格納し
副プロセッサチップとして使うシステムにおいては、チ
ップサイズの制御等で副プロセッサ用マイクロ容量が多
く取れず、特に主／副プロセッサ間で１マイクロ命令の
実行時間が大きく異なるシステムに対し、最小限のマイ
クロ容量で副プロセッサ側の制御メモリの有効利用を図
り、性能を維持することがさらに重要となる。

〔発明が解決しようとする課題〕

従来技術には上記のような問題点があった。

本発明は、以上のような従来技術の問題点に基づき、副
プロセッサのマシンサイクルに対し主プロセッサのマシ
ンサイクルがかなり高速であり、副プロセッサで実行す
る命令についても、その機能によって最適なマイクロ命
令実行サイクルが異なるようなマルチプロセッサシステ
ムに対して、あくまでも主プロセッサと副プロセッサ間
は同期した制御方式をとり、非同期の応答方式に対して
高速性を保持しつつ、さらに主／副プロセッサ間での１
マイクロ命令実行時間の違いによる待合せの為の副プロ
セッサ内制御メモリの容量の無、駄をなくり、ＶＬＳｉ
オンチップＲＯＭを副プロセッサの制御メモリとして用
いて高速数値処理や、ディジタル画像処理の性能向上を
図るシステム等に有効となるマルチプロセッサシステム
を提供することを目的とする。

（課題を解決するための手段） 上記目的は、主プロセッサを制御する成木クロックを主
／副プロセッサで共用し、同期して相互の動作を監視し
ながら動作させ、副プロセッサ側の専用マイクロシーケ
ンサに従い制御メモリから読出されたマイクロ命令中の
特定フィールドに副プロセッサ側で実行する命令が基本
クロックに対して何倍のマシンサイクルを要するマイク
ロ命令であるかを記憶するエリアを確保し、自動更新し
ながら副プロセッサ自らのマイクロ命令延長指定を行な
うことにより実現される。

副プロセッサのマイクロ命令中のマイクロ命令数長指定
フィールドの内容はそのままカウンタにセットされ、所
定の値（例えばゼロ）になるまで基本クロックに同期し
てカウントダウン（またはカウントアツプ）される。ま
たマイクロシーケンサは常にリトライ用シーケンサを保
持しており、該カウンタ値が特定値になるまではりトラ
イ用マイクロシーケンサのアドレスを制御メモリアドレ
スとして供給しつづける。これにより、副プロセッサは
、主プロセッサと同期をとって動作しているものの、主
プロセッサのマイクロ命令の実行時間を意識する必要も
なく、副プロセッサで行なう演算の種類により自らのマ
イクロ命令中のマイクロ命令延長指定フィールドに任意
の値をセットしておくだけで最適な命令延長が可能とな
り、カウント中はりトライ用マイクロシーケンサからの
ア１くレスて副プロセッサ側の制御メモリ値が確定され
る為、同一マイクロ命令のくり返しによる制御メモリエ
リアの無駄使いもなくなる。

−力士プロセッサ側マイクロ命令は、副プロセッサ側マ
イクロ命令実行速度に影響されることなく次命令のアド
レス計算等、主プロセッサ内処理を並行して進めること
ができ、また基本クロックを共用し同期して動作してい
るので副プロセッサでの演算の終了を予測でき、高速処
理が行なえる。

［作用〕 主プロセッサと副プロセッサでそれぞれマイクロアドレ
スシーケンサと制御メモリを持ち、更に主プロセッサの
基本クロックを共用して同期して動作する方式をとるマ
ルチプロセッサシステムにおいては、例えば主プロセッ
サ内でアドレス計算や基本演算を行ない、副プロセッサ
側では専用の命令、例えば倍精度の浮動小数点乗算のよ
うな機能は強力であるが１マイクロ命令が主プロセッサ
のマシンサイクル、つまり基本クロックの何倍もかかる
ような命令を実行する場合、副プロセッサ内マイクロ命
令による命令数延長指定フィールドの値に従い、カウン
タにセットされた値から副プロセッサ内マイクロ命令の
実行時間を主プロセッサ側マイクロ命令の実行に影響せ
ず延長でき、カウンタ値が所定の値（例えばゼロ）にな
るまでリトライ用マイクロシーケンサを選択し、同一マ
イクロ命令アドレスを制御メモリに供給しておくことに
より、無駄にマイクロ命令を更新することもなく副プロ
セッサ内制御メモリの効率的使用が図れる。以上のよう
に、基本クロックを共用し、主／副プロセッサが同期化
して動いていることにより応答時間のロスもなく、主プ
ロセッサのマシンサイクルがマシンサイクルの遅い副プ
ロセッサの性能で左右されることもなく、最適な処理が
行なえ、副プロセッサ内命令処理においては、基本クロ
ックのｎ倍の時間を必要とするマイクロ命令も実質的に
は制御メモリの１ステップ分の容量を持つのみであり、
大幅なマイクロ命令用の記憶容量の低減が図れる。

〔実施例〕

以下、本発明の一実施例について図面を用いて説明する
。第１図は本発明の一実施例を示すマルチプロセッサ方
式のブロック図である。また第２図、第３図はその動作
を説明する図である。

第１図に示すように本発明の主プロセッサ１は基本クロ
ック発生器（以下ＣＬＫと略す）３を副プロセッサ５１
と共用し、相互監視しながら同期して動作する。主プロ
セッサ１ではマイクロアドレスシーケンサ２の指定によ
り制御メモリ４から読出されたマイクロ命令をマイクロ
命令レジスタ５に格納し、演算論理部７の制御を行なう
。またマイクロアドレスはマイクロアドレス更新回路６
により更新され、次のマイクロアドレスシーケンサ２の
値となる。

主プロセッサ１はマイクロアドレスシーケンサ２の値に
従い、副プロセッサ５１で実行すべき命令であれば直ち
に副プロセッサ５１側に信号線８を介して起動をかけ、
ウェイト状態であった副プロセッサ５１のマイクロアド
レスシーケンサ５２をＣＬ　Ｋ　３で主プロセッサ１と
同期をとりながら動作させる。副プロセッサ５１では、
主プロセッサ１の制御と同様に、マイクロアドレスシー
ケンサ５２の指定により、制御メモリ５４から読出され
たマイクロ命令をマイクロ命令レジスタ５５に格納し、
副プロセッサ５１側の演算論理部５７の制御を行なう。

またマイクロアドレスはマイクロアドレス更新回路５６
により更新され１次のマイクロアドレスシーケンサ５２
の値となる。

ここで本発明の特徴であるマイクロ命令延長数指定フィ
ールド５８について説明する。マイクロアドレスを共用
して動作する従来方式のマルチプロセッサ方式であれば
、主プロセッサ１のマシンサイクルに合わせて副プロセ
ッサ５１内のマイクロ命令も同時動作する必要があり、
マシンサイクルを同じくする副プロセッサ５１の接続時
は非常に効果を発揮したが１本実施例のような主プロセ
ッサ１のマシンサイクルが副プロセッサ５１の何倍も速
いモデルにおいては、従来例に示す特定マイクロ命令の
更新を抑止したり、同一命令を制御メモリに連続して格
納しておく方式では、主プロセッサ１の動作に合わせて
副プロセッサ５１のマイクロアドレスだけは更新されて
いることになり。

性能を出すために制御メモリの記憶容量を犠牲にしてい
るところもあった。これに対して本実施例では第１図に
示すように、マイクロアドレスシーケンサ５２の後段に
リトライアドレスレジスタ５３を設け、マイクロ命令用
の制御メモリ５４の記憶容量を、主プロセッサ１内のマ
イクロ命令の更新を意識させず、自らの機能がＣＬＫ３
が発生する基本クロックの何倍であるかを予めレジスタ
５５に格納されるマイクロ命令中のＥＸＴフィールド５
８に埋め込んでおくことによって最小限の記憶容量で求
められる機能の実現を図っている。

ＥＸＴフィールド５８に指定される値は、例えば第２図
に示すようなものであり１乗算を行なう場合、４′をＥ
ＸＴフィールド５８に埋め込んでおけば値はカウンタ６
２にＣＬＫ３の出力する見本クロックのタイミングで格
納され、チエツク回路６３によって終了チエツクを行な
いながら回路６４によってカウントダウンされ、またカ
ウンタ６２に格納される。チエツク回路６３の出力が真
になるまで信号線６５上のセレクト信号は、セレクタ６
０を介してリトライアドレスレジスタ５３を選択し続け
、同一マイクロアドレスからマイクロ命令を読み続ける
。カウンタ６２はチエツク回路６３の出力が真となるま
で自己更新を行ない、Ｅ、ＸＴフィールド５８の値に左
右されない。

第２図に示すように、主プロセッサ１側での１マイクロ
命令の実行を１とし、副プロセッサ５１側での乗算（Ｍ
）を４、除算（Ｄ）を３．加減算（Ａ）を２０ツクで実
現できるものとすると、例えば第３図に示すタイミング
分割が実現でき、実際の主／副プロセッサの動作時間に
対し、副プロセッサ５１内のマイクロ命令はあくまで１
機能１マイクロステップで行なえ、副プロセッサ５１側
制御メモリの大幅な容量削減ができ、主プロセッサ１と
の同期動作を維持し、性能も保持することが可能となっ
た。以上の様に、本実施例によれば。

副プロセッサ接続時に１チツププロセッサを考え。

オンチップＲＯＭにマイクロ命令を格納して特定命令の
処理を実現しようとする場合に制御メモリの容量を最小
限に抑え、チップ面積を下げることが可能となり、性能
低下することなく効率的な制御メモリの使用ができる。

木刀式を用いた具体的実施例としては、副プロセッサが
数値演算（浮動小数点、１０進演算等）専用のものであ
り、フォートラン、コボル等の高速化を図る為、特定の
専用命令を副プロセッサで高速処理し、性能向上を図る
ことができる。

また他の応用例としては、ビットマツププロセッサやグ
ラフィックプロセッサのようにディジタル画像処理専用
のプロセッサを主プロセッサに対する副プロセッサとし
て位置付けし、副プロセッサ下のフレームメモリ等に対
する処理性能を向上させるような使い方もある。

第１図に示した副プロセッサ５１がグラフィック制御を
行なうピッＩ−マツププロセッサである場合、副プロセ
ッサ内には図形描画やフレームメモリ内の矩形領域転送
（ｂｉｔｂｉｔ）などを行なう制御部１０２を持ち、マ
イクロ命令レジスタ５５の指示に従い、下に接続される
フレームメモリ１０１に対してその出力を展開すること
ができ、フレームメモリ１０１からのデータは並直列変
換系を通り、ＣＲＴＩＩＯに出力される。

このように画像処理用副プロセッサ５１を考えた場合で
も、従来例として主プロセッサ１から入出力命令や特定
コマンドにより起動、交信を行なっていた分野に対する
本発明の方式が処理性能の向上に有効であり、応用範囲
も広いということが分かる。

〔発明の効果〕

本発明によれば、以下の効果をあげることができる。

（１）、主／副プロセッサ各々にマイクロシーケンサと
制御メモリを持つが、基本クロックを共用し同期して動
作できる為、非同期応答方式のマルチプロセッサ方式に
対し、高速性が保持される。

（２）、主／副プロセッサでマイクロアドレスを共用し
ない為、主プロセッサのＶ　Ｌ　Ｓ　ｉ化及び副プロセ
ッサの１チツプ化に対しピンネックを解消できる。

（３）、クロック同期でマイクロアドレスを更新する方
式を採っているが、副プロセッサ側に基本クロックの何
倍も時間のかかるマイクロ命令が存在しても、マイクロ
命令延長数指定フィールドに従ったマイクロアドレス更
新制御を行なうため、副プロセッサ内制御メモリの記憶
容量増加を抑え、無駄なマイクロ命令を格納する必要が
なくなり、限られたオンチップＲＯＭ容量内でのマイク
ロプログラムの作成に有効となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は副プ
ロセッサで行なう命令が主プロセッサで実行される命令
の何倍の時間を要するか例示する図、第３図は副プロセ
ッサ内の制御メモリの使用状況を説明する図である。 １・・・主プロセッサ、３・・・基本クロック発生器。 ５１・・・副プロセッサ、５２・・・マイクロアドレス
シーケンサ、５３・・・リトライアドレスレジスタ。 ５４・・・制御メモリ、５８・・・マイクロ命令延長数
指定（ＥＸＴ）フィールド、６２・・・カウンタ。 ６３・・・チエツク回路、６４・・・カウント値更新部
。 拓　１　図 々Ｉ

Claims (1)

1. 【特許請求の範囲】 １、マイクロプログラム制御方式の主プロセッサと該主
   プロセッサで処理すべき命令以外の命令を処理するマイ
   クロプログラム制御方式の副プロセッサを持ち、各々に
   専用の制御メモリとマイクロシーケンスコントローラを
   具備し、 主／副プロセッサ共通の基本クロックにもとづき、互い
   に相互の動作を監視しながら同期して動作するマルチプ
   ロセッサシステムにおいて、副プロセッサ側マイクロ命
   令中にマイクロ命令延長数指定フィールドを設け、副プ
   ロセッサ側で動作する各種機能の１命令実行時間に合わ
   せて、任意に副プロセッサにて基本クロックのｎ（整数
   ）倍分だけマイクロ命令実行時間を延長させ、主／副プ
   ロセッサの最適な同期動作を行なわせることを特長とし
   たマルチプロセッサ方式。 ２、特許請求の範囲１において、数値演算に関する特定
   の命令群を前記副プロセッサ側で高速に命令処理するこ
   とを特長としたマルチプロセッサ方式。 ３、特許請求の範囲１において、グラフィック処理を前
   記、副プロセッサ側で行ない、その出力を外部のフレー
   ムメモリに展開することを特長としたマルチプロセッサ
   方式。