JPH0292011A - 自動周波数制御回路 - Google Patents
自動周波数制御回路Info
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- JPH0292011A JPH0292011A JP63243345A JP24334588A JPH0292011A JP H0292011 A JPH0292011 A JP H0292011A JP 63243345 A JP63243345 A JP 63243345A JP 24334588 A JP24334588 A JP 24334588A JP H0292011 A JPH0292011 A JP H0292011A
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- 238000010586 diagram Methods 0.000 description 10
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Landscapes
- Television Receiver Circuits (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はデジタルテレビ受像機のクロックジェネレータ
に用いて好適な自動周波数制御（以下へＦＣと記す）回
路に関する。
に用いて好適な自動周波数制御（以下へＦＣと記す）回
路に関する。
（発明の概要］
本発明はデジタルテレビ受像機のクロックジェネレータ
に用いて好適なもので水平同期信号と水平基準信号との
位相を比較する位相比較手段と、位相比較手段の出力電
圧を平滑化しＡＮＣエラー電圧を発生させるフィルタ手
段と、フィルタ手段からのＡＦＣエラー電圧を周波数変
換する電圧制御型発振手段と、電圧制御型発振手段から
の周波数変換されたクロックを水平基準信号に帰還させ
る分周手段とを具備し、フィルタ手段内或はフィルタ手
段と電圧制御型発振手段間にスイッチング手段を設け、
水平同期信号によってスイッチング手段を制御して、水
平同期信号期間にＡＦＣエラー信号を発生させる様にし
て画面上の画像が水平方向に上下水平走査線間でパター
ン位置ずれを生じない様にしたものである。
に用いて好適なもので水平同期信号と水平基準信号との
位相を比較する位相比較手段と、位相比較手段の出力電
圧を平滑化しＡＮＣエラー電圧を発生させるフィルタ手
段と、フィルタ手段からのＡＦＣエラー電圧を周波数変
換する電圧制御型発振手段と、電圧制御型発振手段から
の周波数変換されたクロックを水平基準信号に帰還させ
る分周手段とを具備し、フィルタ手段内或はフィルタ手
段と電圧制御型発振手段間にスイッチング手段を設け、
水平同期信号によってスイッチング手段を制御して、水
平同期信号期間にＡＦＣエラー信号を発生させる様にし
て画面上の画像が水平方向に上下水平走査線間でパター
ン位置ずれを生じない様にしたものである。
従来のＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉｏｎ
ｂｙ Ｌｉｎｅ）方式、或はＳＥＣＡＭ（Ｓｅ’ｑｕｅ
ｎｔｉｃｅｌ Ｃｏｕｌｅｕｒ ａ ＋ｍｅ’ｍｏｉｒ
ｅ）方式の様に垂直周波数が５０Ｈｚの５０フイ一ルド
方式の映像信号は大画面のフリッカを生じやすく、この
ためにフィールド周波数を２倍にしてフリッカを軽減す
る方式が提案されている。この様なフリッカリダクシッ
ン回路を第５図Ａ、Ｂ及び第６図Ａ、 Ｂの画像及び走
査線の三次元モデルで説明する。 ＰＡＬ或は５ＥＣ
ＡＩ’１方式では垂直周波数が第５図Ａ、Ｂに示す様に
ｉフィールド（３１）と＋＋１フィールド（３２）はイ
ンタレース走査され、ｉフィールド（３１）、ｉ＋１フ
ィールド（３２）、ｉ＋２フィールド（３３）・・・・
間は５０Ｈｚで２０μｓであるが、この様な５０フイ一
ルド方式のものでは大画面部分においてちらつきが目立
つ問題があるのでフィールド周波数を第６図Ａ、 Ｂに
示す様に２倍の１００Ｈ２％１０μｓとして大画面部分
のフリフカを低減させるためのものである。
ｂｙ Ｌｉｎｅ）方式、或はＳＥＣＡＭ（Ｓｅ’ｑｕｅ
ｎｔｉｃｅｌ Ｃｏｕｌｅｕｒ ａ ＋ｍｅ’ｍｏｉｒ
ｅ）方式の様に垂直周波数が５０Ｈｚの５０フイ一ルド
方式の映像信号は大画面のフリッカを生じやすく、この
ためにフィールド周波数を２倍にしてフリッカを軽減す
る方式が提案されている。この様なフリッカリダクシッ
ン回路を第５図Ａ、Ｂ及び第６図Ａ、 Ｂの画像及び走
査線の三次元モデルで説明する。 ＰＡＬ或は５ＥＣ
ＡＩ’１方式では垂直周波数が第５図Ａ、Ｂに示す様に
ｉフィールド（３１）と＋＋１フィールド（３２）はイ
ンタレース走査され、ｉフィールド（３１）、ｉ＋１フ
ィールド（３２）、ｉ＋２フィールド（３３）・・・・
間は５０Ｈｚで２０μｓであるが、この様な５０フイ一
ルド方式のものでは大画面部分においてちらつきが目立
つ問題があるのでフィールド周波数を第６図Ａ、 Ｂに
示す様に２倍の１００Ｈ２％１０μｓとして大画面部分
のフリフカを低減させるためのものである。
尚、第６図Ａ、 Ｂの１フイールド（３１）の垂直同期
信号間（１ｖ）は３１３．ＯＨ，ｉ ’フィールド（３
１ａ）の１ｖは３１２．５Ｈ１（＋＋１＞フィー７Ｌ／
ド（３２）は３１２．０Ｈ，（＋＋１）’フィールド（
３２ａ） は３１２．５Ｈ，（＋＋２）フィールド（３
３）は３１３．ＯＨ・・・・となる。この様なフリッカ
リダクシッン回路では水平周波数を２倍にして用いてい
る。この２倍の水平周波数を得るためのクロックジェネ
レータとしてＡＦＣ回路が用いられている。このクロッ
クジェネレータは水平同期信号を基準にして水平同期信
号間隔が変動してもＡＦＣ回路により常に一定数のクロ
ック信号を発生させる様になされている。
信号間（１ｖ）は３１３．ＯＨ，ｉ ’フィールド（３
１ａ）の１ｖは３１２．５Ｈ１（＋＋１＞フィー７Ｌ／
ド（３２）は３１２．０Ｈ，（＋＋１）’フィールド（
３２ａ） は３１２．５Ｈ，（＋＋２）フィールド（３
３）は３１３．ＯＨ・・・・となる。この様なフリッカ
リダクシッン回路では水平周波数を２倍にして用いてい
る。この２倍の水平周波数を得るためのクロックジェネ
レータとしてＡＦＣ回路が用いられている。このクロッ
クジェネレータは水平同期信号を基準にして水平同期信
号間隔が変動してもＡＦＣ回路により常に一定数のクロ
ック信号を発生させる様になされている。
第７図は従来のＡＰＣ回路を示すもので、入力端子（１
１）には第８凹入に示す様な水平同期信号（以下Ｈ！Ｙ
ＮＣと記す）（１２）が入力されて比較回路＋１１に入
力される。この比較回路（１）には後述する電圧制御型
発振器（以下ＶＣＯと記す）（４）で出力されたクロッ
ク信号を分周器（６）に供給してＨｓｖ＋＋ｅ（１２）
周期に同期した第８図Ｂに示す水平基準信号（以下Ｈ＋
＋ｔｒと記す）（１３）が供給されて、位相比較がなさ
れる。 Ｈｓｖｗｃ （１２）の周波数が安定している
ときにはＨ１ｌｔｙ （１３）との位相関係は第８図Ａ
、 Ｂの様にＨ＊ｔｒ （１３）の立ち下りパルスはＨ
ｓｖｗｃ（１２）幅の略真中で立ち下るため第８図Ｃの
様に示す比較出力信号（１４）が得られる。この比較出
力信号（１４）を低域通過濾波器（以下ＬＰＰと記す）
（２）に通して平滑化し、第８図りに示す様なＡＦＣエ
ラー信号をＶ ＣＯ（４１に供給して電圧−周波数変換
し、クロック信号を出力端子（７）に得ると共に分周器
（６）に供給し、所定幅のＨａｚｙ （１３）を得てい
る。 ＡＦＣ回路（ｌＯ）ではＨｌＮＣ（１２）の周
波数が例えば高くなってくると第８図Ａの様にＨ５ｙＮ
ｃ（１２ａ）とＨ＋＋ｚｐ （１３ａ）は第８図Ｂに示
す様にＨ５ｙｎｃ（１２ａ）幅の真中より先でＨＩＥＦ
（１３）の立ち下りパルスが立ち下るために第８図Ｃ
の（１４ａ）で示す様な比較信号出力となり、ＡＦＣエ
ラー信号（１５）の他に（１５ａ）で示すへＰＣエラー
信号成分が表れることになって、このへＰＣエラー成分
によってＡＦＣが行なわれ水平同期信号間隔が変動して
も常に一定数のクロックが供給出来る様になされている
。
１）には第８凹入に示す様な水平同期信号（以下Ｈ！Ｙ
ＮＣと記す）（１２）が入力されて比較回路＋１１に入
力される。この比較回路（１）には後述する電圧制御型
発振器（以下ＶＣＯと記す）（４）で出力されたクロッ
ク信号を分周器（６）に供給してＨｓｖ＋＋ｅ（１２）
周期に同期した第８図Ｂに示す水平基準信号（以下Ｈ＋
＋ｔｒと記す）（１３）が供給されて、位相比較がなさ
れる。 Ｈｓｖｗｃ （１２）の周波数が安定している
ときにはＨ１ｌｔｙ （１３）との位相関係は第８図Ａ
、 Ｂの様にＨ＊ｔｒ （１３）の立ち下りパルスはＨ
ｓｖｗｃ（１２）幅の略真中で立ち下るため第８図Ｃの
様に示す比較出力信号（１４）が得られる。この比較出
力信号（１４）を低域通過濾波器（以下ＬＰＰと記す）
（２）に通して平滑化し、第８図りに示す様なＡＦＣエ
ラー信号をＶ ＣＯ（４１に供給して電圧−周波数変換
し、クロック信号を出力端子（７）に得ると共に分周器
（６）に供給し、所定幅のＨａｚｙ （１３）を得てい
る。 ＡＦＣ回路（ｌＯ）ではＨｌＮＣ（１２）の周
波数が例えば高くなってくると第８図Ａの様にＨ５ｙＮ
ｃ（１２ａ）とＨ＋＋ｚｐ （１３ａ）は第８図Ｂに示
す様にＨ５ｙｎｃ（１２ａ）幅の真中より先でＨＩＥＦ
（１３）の立ち下りパルスが立ち下るために第８図Ｃ
の（１４ａ）で示す様な比較信号出力となり、ＡＦＣエ
ラー信号（１５）の他に（１５ａ）で示すへＰＣエラー
信号成分が表れることになって、このへＰＣエラー成分
によってＡＦＣが行なわれ水平同期信号間隔が変動して
も常に一定数のクロックが供給出来る様になされている
。
上述の如き従来のＡＦＣ回路（ｌＯ）ではＨｓｖｗｃ（
１２）の周波数が第９図Ａに示す様に比較的安定なとき
でも、第９図Ｂに示す様にへＰＣエラー電圧（１５）が
発生する０通常のＮＴＳＣの様なデジタルテレビ受像機
では問題はないが、水平周波数を２倍にしてフリッカリ
ダクシッンを行なうデジタルカラーテレビ受像機等では
、第９図Ｃに示す様にＡＦＣエラー信号（１５）によっ
てわずかに発振周波数が増加したＬｙｓｃ（１２）、
（１２）間に２倍の水平同期信号周波数とするために挿
入したへＦＣエラー信号（１５）の電圧に影響を受けて
いない２倍の水平同期信号（以下２ Ｈｓｖｓｃと記す
） （１２ａ）とが交互に表れるために、第１０図に示
す如く表示画面（３０）上の垂直方向に縦縞の様なパタ
ーン（３０ａ）を表示しようとすると、第１０図のＡ部
拡大図が第１１図に示される様に縦縞の様なパターン（
３０ａ）の第ｎ番目の水平走査線上でのパターン（３０
ａ ’ ）と第ｆｉ＋１番目の水平走査線上でのパター
ン（３０ａ“）では水平走査線方向にずれを生じてパタ
ーン（３０ａ）は縦縞がジグザグ状となる問題があった
。
１２）の周波数が第９図Ａに示す様に比較的安定なとき
でも、第９図Ｂに示す様にへＰＣエラー電圧（１５）が
発生する０通常のＮＴＳＣの様なデジタルテレビ受像機
では問題はないが、水平周波数を２倍にしてフリッカリ
ダクシッンを行なうデジタルカラーテレビ受像機等では
、第９図Ｃに示す様にＡＦＣエラー信号（１５）によっ
てわずかに発振周波数が増加したＬｙｓｃ（１２）、
（１２）間に２倍の水平同期信号周波数とするために挿
入したへＦＣエラー信号（１５）の電圧に影響を受けて
いない２倍の水平同期信号（以下２ Ｈｓｖｓｃと記す
） （１２ａ）とが交互に表れるために、第１０図に示
す如く表示画面（３０）上の垂直方向に縦縞の様なパタ
ーン（３０ａ）を表示しようとすると、第１０図のＡ部
拡大図が第１１図に示される様に縦縞の様なパターン（
３０ａ）の第ｎ番目の水平走査線上でのパターン（３０
ａ ’ ）と第ｆｉ＋１番目の水平走査線上でのパター
ン（３０ａ“）では水平走査線方向にずれを生じてパタ
ーン（３０ａ）は縦縞がジグザグ状となる問題があった
。
本発明は叙上の如き問題点に鑑みなされたものでその目
的とするところは水平走査方向に上下水平走査線間でパ
ターンずれの生じないＡＦＣ回路を提供しようとするも
のである。
的とするところは水平走査方向に上下水平走査線間でパ
ターンずれの生じないＡＦＣ回路を提供しようとするも
のである。
本発明のＡＦＣ回路はその１例が第１図に示されている
様にフィールド周波数を２倍にして面フリッカの軽減を
行なうフリフカリダクション手段に供給するクロックを
発生するためのＡＦＣ回路（１０）に於いて、へＦＣ回
路（１０）は水平同期信号（１２）と水平基準信号（１
３）との位相を比較する位相比較手段（１）と位相比較
手段！１１の出力電圧を平滑化し、ＡＦＣエラー電圧を
発生させるフィルタ手段（２）と、フィルタ手段（２）
からのエラー電圧を周波数変換するＶ ＣＯｆ４１と、
Ｖ ＣＯｆ４１からの周波数変換されたクロックを水平
基準信号（１３）に帰還させる分周手段（６）とを具備
し、フィルタ手段（２）内或はフィルタ手段（２）とｖ
ＣＯ間にスイッチング手段（３ンを設け、水平同期信号
（１２）によってスイッチング手段（３）を制御して、
水平同期信号期間にＡＦＣエラー信号を発生させない様
にしてなるものである。
様にフィールド周波数を２倍にして面フリッカの軽減を
行なうフリフカリダクション手段に供給するクロックを
発生するためのＡＦＣ回路（１０）に於いて、へＦＣ回
路（１０）は水平同期信号（１２）と水平基準信号（１
３）との位相を比較する位相比較手段（１）と位相比較
手段！１１の出力電圧を平滑化し、ＡＦＣエラー電圧を
発生させるフィルタ手段（２）と、フィルタ手段（２）
からのエラー電圧を周波数変換するＶ ＣＯｆ４１と、
Ｖ ＣＯｆ４１からの周波数変換されたクロックを水平
基準信号（１３）に帰還させる分周手段（６）とを具備
し、フィルタ手段（２）内或はフィルタ手段（２）とｖ
ＣＯ間にスイッチング手段（３ンを設け、水平同期信号
（１２）によってスイッチング手段（３）を制御して、
水平同期信号期間にＡＦＣエラー信号を発生させない様
にしてなるものである。
本発明のへＦＣ回路（１０）は水平同期信号期間ＡＦＣ
エラー電圧をＶ ＣＯｆ４に供給しないので水平周波数
を倍にしても水平走査方向に上下水平走査線間でパター
ンずれを生じない回路が得られる。
エラー電圧をＶ ＣＯｆ４に供給しないので水平周波数
を倍にしても水平走査方向に上下水平走査線間でパター
ンずれを生じない回路が得られる。
以下、本発明のへＦＣ回路を第１図乃至第４図について
説明する。
説明する。
第２図は本発明のＡＦＣ回路が用いられているフリッカ
リダクション手段を有するＰＡＬ用のデジタルカラーテ
レビ受像機の構成を示すものである。
リダクション手段を有するＰＡＬ用のデジタルカラーテ
レビ受像機の構成を示すものである。
第２図に於いて入力端子（１６）にはＰＡＬ／ＳＥＣＡ
Ｍ方式のコンポジットビデオ信号が入力されてアナログ
Ｙ／Ｃ分離回路（１７）及び同期分離回路（９）に供給
される。アナログＹ／Ｃ分離回路（１７）では輝度信号
Ｙと色差信１号Ｒ−Ｙ、Ｂ−，Ｙに分周され、輝度信号
Ｙはアナログ−デジタル変換回路（１９）に供給されデ
ジタル信号に変換されたのちにノイズリダクション回路
（２１）とメ−［−１７（２３Ｙ）、（２３Ｙ ’ ）
（７）系を通ってデジタル−アナログ変換回路（２６
）に出力されて２Ｙのアナログ輝度信号をＲＧＢ変換回
路（２７）に供給する。
Ｍ方式のコンポジットビデオ信号が入力されてアナログ
Ｙ／Ｃ分離回路（１７）及び同期分離回路（９）に供給
される。アナログＹ／Ｃ分離回路（１７）では輝度信号
Ｙと色差信１号Ｒ−Ｙ、Ｂ−，Ｙに分周され、輝度信号
Ｙはアナログ−デジタル変換回路（１９）に供給されデ
ジタル信号に変換されたのちにノイズリダクション回路
（２１）とメ−［−１７（２３Ｙ）、（２３Ｙ ’ ）
（７）系を通ってデジタル−アナログ変換回路（２６
）に出力されて２Ｙのアナログ輝度信号をＲＧＢ変換回
路（２７）に供給する。
アナログＹ／Ｃ分離回路（１７）で分離された色差信号
Ｒ−Ｙ、Ｂ−Ｙはアナログスイッチ（１８）を介してＲ
−Ｙ、Ｂ−Ｙ、Ｒ−Ｙ、Ｂ−Ｙの様にシリアルな色差デ
ータとなされ、アナログデジタル変換回路（２０）でデ
ジタル化され、色差用のノイズリダクション回路（２２
）を介してメモリ（２３ｃ） 、 （２３ｃ ’ ）に
供給される。メモリ（２３ｃ） 、 （２３ｃ ’ ）
は４ビツト構成で８ビツトのシリアルデータをパラレル
に４ビット単位でメモリする。メモリ（２３ｃ） 、
（２３ｃ ’ ）出力はフリッカリダクション回路（２
４）に８ビツトで入力され、２倍の色差信号２Ｒ−Ｙ、
２Ｂ−Ｙとして出力される。このために読み出しコント
ロール信号ＶＣＬ□は書き込みコントロール信号Ｖ Ｃ
ＬＩＩＯの２倍で読み出される。
Ｒ−Ｙ、Ｂ−Ｙはアナログスイッチ（１８）を介してＲ
−Ｙ、Ｂ−Ｙ、Ｒ−Ｙ、Ｂ−Ｙの様にシリアルな色差デ
ータとなされ、アナログデジタル変換回路（２０）でデ
ジタル化され、色差用のノイズリダクション回路（２２
）を介してメモリ（２３ｃ） 、 （２３ｃ ’ ）に
供給される。メモリ（２３ｃ） 、 （２３ｃ ’ ）
は４ビツト構成で８ビツトのシリアルデータをパラレル
に４ビット単位でメモリする。メモリ（２３ｃ） 、
（２３ｃ ’ ）出力はフリッカリダクション回路（２
４）に８ビツトで入力され、２倍の色差信号２Ｒ−Ｙ、
２Ｂ−Ｙとして出力される。このために読み出しコント
ロール信号ＶＣＬ□は書き込みコントロール信号Ｖ Ｃ
ＬＩＩＯの２倍で読み出される。
同期分離回路（９）では垂直同期信号Ｖ ｓｖｗｃと水
平同期信号ＨＮＶＨＣを分離し、Ｈ３ｙＨｃは水平用の
ＡＦＣ回路（ｌＯ）に供給され基準の、例えば２８ＭＩ
Ｉｚクロック信号を発生し、フリッカリダクション回路
（２４）に供給すると共に、メモリ（２３Ｙ） 、 （
２３Ｙ ’ ）（２３ｃ） 、 （２３ｃ ’ ） 、
デジタル−アナログ変換回路（２６）に供給され、フリ
ッカリダクション回路（２４）はアナログＹ／Ｃ分離回
路（１７）、アナログスイッチ（１８）、アナログ−デ
ジタル変換回路（１９） 、 （２０）、ノイズリダク
ション回路（２１）、（２２） 、偏向回路（２５）を
コントロールしている。
平同期信号ＨＮＶＨＣを分離し、Ｈ３ｙＨｃは水平用の
ＡＦＣ回路（ｌＯ）に供給され基準の、例えば２８ＭＩ
Ｉｚクロック信号を発生し、フリッカリダクション回路
（２４）に供給すると共に、メモリ（２３Ｙ） 、 （
２３Ｙ ’ ）（２３ｃ） 、 （２３ｃ ’ ） 、
デジタル−アナログ変換回路（２６）に供給され、フリ
ッカリダクション回路（２４）はアナログＹ／Ｃ分離回
路（１７）、アナログスイッチ（１８）、アナログ−デ
ジタル変換回路（１９） 、 （２０）、ノイズリダク
ション回路（２１）、（２２） 、偏向回路（２５）を
コントロールしている。
本例のＡＦＣ回路はこの様にフリッカリダクション回路
（２４）、メモリ（２３Ｙ） 、 （２３Ｙ ’ ）
、 （２３ｃ） 、 （２３ｃ ’ ）、デジタル−ア
ナログ回路（２６）等にクロック信号を供給するための
ＡＦＣ回路（ｌＯ）に関するもので、その詳細を第１図
に示す。第１図でＡＦＣ回路（１０）を構成している比
較回路＋１１、Ｌ Ｐ Ｆ ｆ２１、Ｖ ＣＯ（４１、
分周器（６）は第７図と同一構成であるので同一符号を
付して示す、第２図で説明した入力端子（１６）から入
力されたＰＡＬ式はＳｔｉＣＡＭ方式の映像信号は同期
分離回路（９）で水平同期信号であるＨ ５ＹＨＣと垂
直同期信号Ｖ Ｓ’ｌＨＣを分離し、Ｈ５ｙｓｃ（１２
）は比較回路１１１とスイッチ回路（３）に供給される
。比較回路ｆｉｌには分周器（６）に供給されるクロッ
ク信号（２８）から形成したＨ ＊＊＊ （１３）が供
給されて位相比較がなされ、比較回路（１）の比較出力
信号（１４） 、 （１４ａ）は第３図Ａ。
（２４）、メモリ（２３Ｙ） 、 （２３Ｙ ’ ）
、 （２３ｃ） 、 （２３ｃ ’ ）、デジタル−ア
ナログ回路（２６）等にクロック信号を供給するための
ＡＦＣ回路（ｌＯ）に関するもので、その詳細を第１図
に示す。第１図でＡＦＣ回路（１０）を構成している比
較回路＋１１、Ｌ Ｐ Ｆ ｆ２１、Ｖ ＣＯ（４１、
分周器（６）は第７図と同一構成であるので同一符号を
付して示す、第２図で説明した入力端子（１６）から入
力されたＰＡＬ式はＳｔｉＣＡＭ方式の映像信号は同期
分離回路（９）で水平同期信号であるＨ ５ＹＨＣと垂
直同期信号Ｖ Ｓ’ｌＨＣを分離し、Ｈ５ｙｓｃ（１２
）は比較回路１１１とスイッチ回路（３）に供給される
。比較回路ｆｉｌには分周器（６）に供給されるクロッ
ク信号（２８）から形成したＨ ＊＊＊ （１３）が供
給されて位相比較がなされ、比較回路（１）の比較出力
信号（１４） 、 （１４ａ）は第３図Ａ。
Ｂに示す如く出力される。第３凹入はＨ５ｖＮｃ（１２
）の周波数、即ちＨ５ｖｓｃ間の周期が一定で安定した
状態を示しており、第３図Ｂの場合はＨｓｖＮｃ（１２
）の周波数が高くなった場合を示している。
）の周波数、即ちＨ５ｖｓｃ間の周期が一定で安定した
状態を示しており、第３図Ｂの場合はＨｓｖＮｃ（１２
）の周波数が高くなった場合を示している。
第３図Ａ、Ｈに示す比較出力信号（１４） 、 （１４
ａ）を直接Ｖ ＣＯ＋４１等に供給するとＶＣＯ１４１
の発振周波数が大きく変動するので１．Ｐ Ｆ ［２１
を通して積分すると第３図Ｃ，Ｄに示す如く、平均化し
た波型のへＦＣエラー信号（１５） 、 （１５ａ）が
得られる。ここで破線（１５）で示すＡＦＣエラー信号
（１５）の期間Ｚ、はＨ５ｙＮｃ（１２）幅に対応して
いる。又ＡＦＣエラー信号（１５ａ）はＨｓｙｓｃ（１
２）の周波数が高く （或は低く）なったときの真のＡ
ＦＣエラー信号となる電圧成分である。
ａ）を直接Ｖ ＣＯ＋４１等に供給するとＶＣＯ１４１
の発振周波数が大きく変動するので１．Ｐ Ｆ ［２１
を通して積分すると第３図Ｃ，Ｄに示す如く、平均化し
た波型のへＦＣエラー信号（１５） 、 （１５ａ）が
得られる。ここで破線（１５）で示すＡＦＣエラー信号
（１５）の期間Ｚ、はＨ５ｙＮｃ（１２）幅に対応して
いる。又ＡＦＣエラー信号（１５ａ）はＨｓｙｓｃ（１
２）の周波数が高く （或は低く）なったときの真のＡ
ＦＣエラー信号となる電圧成分である。
フリッカリダクション回路の様にフィールド周波数を２
倍にするものでは畝上の様にこの周波数の安定した区間
に発生するＡＦＣエラー信号（１５）が画面上のパター
ンに悪影響を与える。そこで、ＬＰＦ（２）の後段にス
イッチ回路（３）を設けて、比較回路＋１１に供給する
Ｈ ＊ｖｎｃ（１２）と同期させてＨ５ｖｈｃ（１２）
幅τ、ノ区間ＡＦＣ！ラー信号（１５）をＶＣＯｆ４１
ニ供給しない様にスイッチ回路（３）をオフさせる様に
する。
倍にするものでは畝上の様にこの周波数の安定した区間
に発生するＡＦＣエラー信号（１５）が画面上のパター
ンに悪影響を与える。そこで、ＬＰＦ（２）の後段にス
イッチ回路（３）を設けて、比較回路＋１１に供給する
Ｈ ＊ｖｎｃ（１２）と同期させてＨ５ｖｈｃ（１２）
幅τ、ノ区間ＡＦＣ！ラー信号（１５）をＶＣＯｆ４１
ニ供給しない様にスイッチ回路（３）をオフさせる様に
する。
この様にすることでＨ５ｖｓｃ（１２）の周波数が安定
しているときにはへＦＣエラー電圧（１５）は全く発生
しないので水平走査線と直交する方向のパターンに生ず
る位置ずれが無くなって画質を改善することが出来るこ
とになる。
しているときにはへＦＣエラー電圧（１５）は全く発生
しないので水平走査線と直交する方向のパターンに生ず
る位置ずれが無くなって画質を改善することが出来るこ
とになる。
ＶＣＯ（４１にはＨ５ｙｓｃ（１２）の周波数が変化し
たときだけへＰＣエラー電圧（１５ａ）が供給され、ク
ロック（２８）の数を一定に保つ動作が行なわれる。
たときだけへＰＣエラー電圧（１５ａ）が供給され、ク
ロック（２８）の数を一定に保つ動作が行なわれる。
尚、上述の実施例ではＬ Ｐ Ｆ ＋２１の後段にスイ
ッチ回路（３）を接続したものを示したが、第４図に示
す様に抵抗器Ｒ１、コンデンサＣ＋、Ｃｚで構成した、
例えばラグリドフィルタ、即ちＬ Ｐ Ｆ （２１のコ
ンデンサＣ１と０２間にスイッチ（３）を設ける様にし
てもよく、又、スイッチはＦＥＴ ）ランジスタ等の電
子スイッチであってもよいことは明らかである。
ッチ回路（３）を接続したものを示したが、第４図に示
す様に抵抗器Ｒ１、コンデンサＣ＋、Ｃｚで構成した、
例えばラグリドフィルタ、即ちＬ Ｐ Ｆ （２１のコ
ンデンサＣ１と０２間にスイッチ（３）を設ける様にし
てもよく、又、スイッチはＦＥＴ ）ランジスタ等の電
子スイッチであってもよいことは明らかである。
尚、本発明は畝上の実施例に限定されることなく、本発
明の要旨を逸脱しない範囲で種々の変形が可能である。
明の要旨を逸脱しない範囲で種々の変形が可能である。
本発明のＡＮＣ回路によればＨＳ’ｔＨＣが安定してい
るときＡＦＣエラー電圧が発生しないので水平周波数を
倍にしても水平走査方向に上下の水平走査線間でパター
ンずれを生ぜず、画質を改善することが出来る。
るときＡＦＣエラー電圧が発生しないので水平周波数を
倍にしても水平走査方向に上下の水平走査線間でパター
ンずれを生ぜず、画質を改善することが出来る。
第１図は本発明の一実施例を示すＡＰＣ回路図、第２図
は本発明を説明するためのフリッカリダクション回路の
系統図、第３図は第１図の動作説明波形図、第４図は本
発明の他の実施例杢示すＬＰＦの回路図、第５図はＰＡ
Ｌ方式の画像及び走査線の三次元モデル図、第６図はフ
リッカリダクション回路の画像及び走査線の三次元モデ
ル図、第７図は従来のへＰＣ回路図、第８図は従来のＡ
ＦＣ回路の動作波形図、第９図はフリッカリダクション
の波形図、第１０図は画面上の画像パターンを示す正面
図、第１１図は第１０図のＡ部拡大図である。 １１＋は比較回路、（２）はＬＰＦ、（３）はスイッチ
回路、（４）はＶＣＯ，＋６）は分周器、（９）は同期
分離回路、（１０）はへＰＣ回路である。
は本発明を説明するためのフリッカリダクション回路の
系統図、第３図は第１図の動作説明波形図、第４図は本
発明の他の実施例杢示すＬＰＦの回路図、第５図はＰＡ
Ｌ方式の画像及び走査線の三次元モデル図、第６図はフ
リッカリダクション回路の画像及び走査線の三次元モデ
ル図、第７図は従来のへＰＣ回路図、第８図は従来のＡ
ＦＣ回路の動作波形図、第９図はフリッカリダクション
の波形図、第１０図は画面上の画像パターンを示す正面
図、第１１図は第１０図のＡ部拡大図である。 １１＋は比較回路、（２）はＬＰＦ、（３）はスイッチ
回路、（４）はＶＣＯ，＋６）は分周器、（９）は同期
分離回路、（１０）はへＰＣ回路である。
Claims (1)
- 【特許請求の範囲】 同期信号と水平基準信号との位相を比較する位相比較
手段と、 上記位相比較手段の出力電圧を平滑化し自動周波数制御
エラー電圧を発生させるフィルタ手段と、上記フィルタ
手段からのエラー電圧を周波数変換する電圧制御型発振
手段と、 上記電圧制御型発振手段からの周波数変換されたクロッ
クを上記水平基準信号に帰還させる分周手段とを具備し
、 上記フィルタ手段内或は上記フィルタ手段と電圧制御型
発振手段間にスイチィング手段を設け、上記水平同期信
号によって該スイッチング手段を制御して、水平同期信
号期間に自動周波数制御エラー信号を発生させない様に
してなることを特徴とする自動周波数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243345A JP2687484B2 (ja) | 1988-09-28 | 1988-09-28 | 自動周波数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243345A JP2687484B2 (ja) | 1988-09-28 | 1988-09-28 | 自動周波数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0292011A true JPH0292011A (ja) | 1990-03-30 |
| JP2687484B2 JP2687484B2 (ja) | 1997-12-08 |
Family
ID=17102446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243345A Expired - Fee Related JP2687484B2 (ja) | 1988-09-28 | 1988-09-28 | 自動周波数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687484B2 (ja) |
-
1988
- 1988-09-28 JP JP63243345A patent/JP2687484B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687484B2 (ja) | 1997-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |