JPH0290538A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に関し、特番こ好ましくは、ＭＯ８
構造を有する超小型の半導体装置の製造方法に関するも
のである。[Detailed Description of the Invention] [Object of the Invention] (Industrial Field of Application) The present invention relates to a semiconductor device, and preferably a special number MO8.
The present invention relates to a method of manufacturing an ultra-small semiconductor device having a structure.
（従来の技術）
８０Ｉ（Ｓ目１ｃｏｎ −Ｏｎ −Ｉｎ５ｕｌａｔｏｒ
） ＭＯ８） ラ７ジスタは、ラッチアップフリー、
ソフト耐性、低浮遊容量であるなど、バルクＳｉ素子に
はない多くの利点を有している点で、今後の発展が期待
される素子である。(Prior art) 80I (S eye 1con -On -In5ulator
) MO8) La7 register is latch-up free,
It is a device that is expected to develop in the future because it has many advantages that bulk Si devices do not have, such as soft resistance and low stray capacitance.
一方、薄いＳＯＩＭで形成したＭＯＳＦＥＴにおいては
、従来の厚い８０Ｉ膜を用いたＭＯＳ トランジスタに
対して、大幅な性能の改善がなされる事が示されている
。On the other hand, it has been shown that MOSFETs formed using thin SOIM have significantly improved performance over conventional MOS transistors using thick 80I films.
この薄いＳＯＩ ＭＯＳ ）ランジスタを作製する上で
、ソース、ドレイン領域上の絶縁膜に電極接続孔を開孔
する際、反応性イオンエツチングを用いると、接続孔の
面積の制御は容易であるのに対して、深さ方向の制御が
困難となる。他方、湿式の化学エツチング法を用いると
、絶縁膜とＳＯＩ膜とのエツチングの選択性を得るのは
容易であるが、接続孔の面積の制御は困難となる。また
、電極接続孔を開孔する際、レジストマスクを用いてい
る為、レジストマスク形成工程が増加するばかりでなく
、ゲートと電極との位置関係ｉこ合わせ余裕が必要であ
り、素子の微細化の障害となっている。In manufacturing this thin SOI MOS (MOS) transistor, when forming electrode connection holes in the insulating film over the source and drain regions, it is easy to control the area of the connection holes by using reactive ion etching. On the other hand, control in the depth direction becomes difficult. On the other hand, when a wet chemical etching method is used, it is easy to obtain etching selectivity between the insulating film and the SOI film, but it is difficult to control the area of the contact hole. In addition, since a resist mask is used when forming the electrode connection hole, not only does the process of forming the resist mask increase, but also a margin for alignment between the gate and the electrode is required, which leads to miniaturization of the device. has become an obstacle.
（発明が解決しようとする課題）
本発明の目的は、上記の点（こ鑑みて、薄膜８０ＩＭＯ
Ｓトランジスタにおけるソース、ドレインの電極を容易
に作製する事を可能とする新規な製造方法を提供するこ
とにある。(Problems to be Solved by the Invention) The purpose of the present invention is to
An object of the present invention is to provide a new manufacturing method that allows easy manufacturing of source and drain electrodes in an S transistor.
（課題を解決するための手段）
本発明の半導体装置の製造方法の要旨は、薄［１％ＳＯ
Ｉ ＭＯＳ トランジスタのゲートをマスクとしてイオ
ン注入法により自己整合的にソース、ドレイン領域を形
成し、続いて、ゲート及び、ゲート側壁部に絶縁膜で形
成したサイドウオールをマスクとして反応性イオンエツ
チングによって自己整合的にソース、ドレイン領域端部
の断面を露出させ、薄膜８０Ｉのソース及びドレインの
断面においてのみ接触する金、ｍｔｔ極を形成する工程
を含む事にある。(Means for Solving the Problems) The gist of the method for manufacturing a semiconductor device of the present invention is to
The source and drain regions are formed in a self-aligned manner by ion implantation using the gate of the IMOS transistor as a mask, and then self-alignment is performed by reactive ion etching using the gate and sidewalls formed with an insulating film on the side walls of the gate as masks. This method includes the step of exposing the cross sections of the end portions of the source and drain regions in a consistent manner and forming gold mtt electrodes that contact only the cross sections of the source and drain of the thin film 80I.
（作用）
上記工程を薄［ＳＯＩのＭＯＳ トランジスタの製造工
程に含める事によって、従来と違って、電極接続孔開孔
の為の、レジストマスク形成工程が不用となる。ＳＯＩ
層の断面において電極と接触させる構造である為、該断
面を露出させる際、オーバーエツチングに対するエツチ
ング時間の制御が容易となる。平面的な金属−半導体接
触面が不用となる為、トランジスタサイズを著しく縮少
する事ができる。(Function) By including the above process in the manufacturing process of a thin SOI MOS transistor, unlike the conventional method, a resist mask forming process for forming electrode connection holes becomes unnecessary. SOI
Since the structure is such that the cross section of the layer is brought into contact with the electrode, it is easy to control the etching time to prevent overetching when exposing the cross section. Since planar metal-semiconductor interfaces are no longer required, transistor size can be significantly reduced.
（実施例）
本発明の実施例を第１図（ａ）〜（ｈ）を使って詳細に
説明する。(Example) An example of the present invention will be described in detail using FIGS. 1(a) to (h).
第１図（ａ）に示すように、シリコン基板１上に８ Ｉ
ＭＯＸ （Ｓｅｐａｒａｔ ｉｏｎ ｂｙ Ｉｍｐｌ
ａｎｔｅｄ Ｏｘｙ、ｇｅｎ ）法を用いて、厚さ０．
４μ、９１の狸め込みＳｉＨ２層２を形成し、その上に
ＰＩＪｌのシリコン基板１上３を膜厚７５０人で形成す
る。As shown in FIG. 1(a), 8 I
MOX (Separation by Impl)
using the anted Oxy, gen) method to a thickness of 0.
A SiH 2 layer 2 with a thickness of 4 μm and 91 mm is formed, and a silicon substrate 1 3 of PIJI is formed thereon to a thickness of 750 mm.
次に第１図（ｂ）に示すように、ＳＯＩＯｓＯ４面に、
熱酸化法により、厚さ５００Ａのシリコン酸化膜４を形
成する。Next, as shown in FIG. 1(b), on the SOIOsO4 surface,
A silicon oxide film 4 having a thickness of 500 Å is formed by thermal oxidation.
次に第１図（Ｃ）に示すように、厚さ０．４μｍの燐を
添加した多結晶シリコン５を堆積する。この場合、多結
晶シリコンに代えて金属でもよい。続いてこの多結晶シ
リコン５上に厚さ６０００Ａμｍのシリコン酸化ｇｆ５
を堆積した後、所望の大きさにパターンマスクを用いて
エツチングする。Next, as shown in FIG. 1C, 0.4 μm thick polycrystalline silicon 5 doped with phosphorus is deposited. In this case, metal may be used instead of polycrystalline silicon. Next, silicon oxide gf5 with a thickness of 6000 Aμm is deposited on this polycrystalline silicon 5.
After depositing, it is etched to the desired size using a pattern mask.
続いて、燐イオンを注入し、熱処理する事によって、限
定された領域７を除いてＳＯＩ層３をＮ型に変える。Subsequently, by implanting phosphorus ions and performing heat treatment, the SOI layer 3 except for a limited region 7 is changed to N type.
次に第１図（ｄ）に示すように、シリコン酸化膜を化学
的気相成長法により堆積した後、反応性イオンエツチン
グによりサイドウオール８を形成する。Next, as shown in FIG. 1(d), a silicon oxide film is deposited by chemical vapor deposition, and then sidewalls 8 are formed by reactive ion etching.
次に第１図（ｅ） ４こ示すように、サイドウオール８
゜シリコン酸化膜６をマスクとして、反応性イオンエツ
チングによりＳＯＩＯｓＯ４ツチングし、ソース領域端
面９．ドレイン領域端面１ｏを露出させる。Next, as shown in Figure 1(e), the side wall 8
Using the silicon oxide film 6 as a mask, SOIOsO4 is etched by reactive ion etching, and the end face 9 of the source region is etched. The end face 1o of the drain region is exposed.
次に第１図（ｆ）に示すように、ＷＦ６及びＳｉＭ、の
混合ガスを親ガスとして選択的化学気相成長法を用いて
、ソース端面９及びソース端面１ｏに、タングステン１
１．１１’を成長させる。Next, as shown in FIG. 1(f), using a selective chemical vapor deposition method using a mixed gas of WF6 and SiM as a parent gas, tungsten 1
Grow 1.11'.
次に第１図（ｇ）に示すように、ＷＦ、及びＳｉＨ，の
混合ガス比を変化させて、全面にタングステン膜１２を
堆積させる。Next, as shown in FIG. 1(g), a tungsten film 12 is deposited on the entire surface while changing the mixed gas ratio of WF and SiH.
次に第１図（ｈ）に示すように、レジストパターンを用
いて反応性イオンエツチングによりタングステン膜１２
をエツチングし、ソース電極１３．ド【／イン′に甑１
４を形成する。Next, as shown in FIG. 1(h), the tungsten film 12 is etched by reactive ion etching using a resist pattern.
The source electrode 13. is etched. Do[/in'ni koshiki 1
form 4.
以上が本発明の一実施例の製造方法である。The above is the manufacturing method of one embodiment of the present invention.
本発明による工程を、半導体装置の炸裂工程に含めるな
らば、特に薄膜８０ＩのＭＯＳ ）ランジスタにおいて
、ＳＯＩ層の断面において、電極と接触させる構造であ
る為、該断面を露出させる際、オーバーエツチングに対
するエツチング時間の制御が容易となる。さらに、平面
的な金属−半導体接触面が不用となる為、トランジスタ
サイズを著しく縮少する事ができる。If the process according to the present invention is included in the explosion process of a semiconductor device, especially in a thin film 80I MOS transistor, since the cross section of the SOI layer is in contact with the electrode, when exposing the cross section, it is necessary to prevent over etching. Etching time can be easily controlled. Furthermore, since a planar metal-semiconductor contact surface is no longer required, the transistor size can be significantly reduced.
第１図は本発明による薄膜ＳＯＩ・ＭＯＳトランジスタ
を製造する工程説明図である。
１・・・シリコン基板、２・・・シリコン酸化膜。
３・・・単結晶シリコン膜。
４・・・シリコン酸化膜。
５・・・多結晶シリコンゲート。
６・・・シリコン酸化膜。
８・・・シリコン酸化膜サイドウオール。
９・・・ＳＯＩソース領域端面。
１０・・・ＳＯＩ ドレイン領域端面。
１１、１１’・・・タングステン。
１２・・・タングステン膜。
１３・・・ソース電極。
１４・・・ドレイン１を極。
代理人 弁理士 則 近 憲 佑
同 松 山 光 之
＠ ｌ 囚
第 １ 図FIG. 1 is an explanatory diagram of a process for manufacturing a thin film SOI/MOS transistor according to the present invention. 1... Silicon substrate, 2... Silicon oxide film. 3... Single crystal silicon film. 4...Silicon oxide film. 5... Polycrystalline silicon gate. 6...Silicon oxide film. 8...Silicon oxide film side wall. 9...SOI source region end face. 10...SOI drain region end face. 11, 11'...Tungsten. 12...Tungsten film. 13... Source electrode. 14... Drain 1 is the pole. Agent Patent Attorney Noriyuki Ken Yudo Mitsuru Matsuyama @ l Prisoner Figure 1
Claims (1)
この第１の絶縁膜上の限定された領域に第１導電型の半
導体単結晶層を形成する工程と、続いて、前記半導体単
結晶層の表面に酸化膜を形成した後、該酸化膜上の一部
の限定された領域の一部から前記第１の絶縁膜の一部に
またがるように、金属あるいは低抵抗半導体及び絶縁膜
を積層して形成する工程と、該金属あるいは低抵抗半導
体をマスクとしてイオン注入技術により該限定された領
域の下部を除いて、上記半導体単結晶層の一部を第２導
電型に変化せしめる工程と、続いて第２の絶縁膜を全面
に堆積した後、反応性イオンエッチングにより、前記金
属あるいは低抵抗半導体の側壁部周辺と残して、該第２
の絶縁膜をエッチングし、サイドウォールを形成する工
程と、続いて、前記金属あるいは低抵抗半導体及び前記
サイドウォールをマスクとして反応性イオンエッチング
により、前記第２導電型の半導体単結晶を除去する工程
と、続いて、化学的気相成長法を用いて、金属を全面に
堆積したのち、レジストマスクを用いて、反応性イオン
エッチングにより前記半導体単結晶層に接触する領域を
電極として残してエッチングする工程とを含む事を特徴
とする半導体装置の製造方法。After forming the first insulating film on one main surface of the semiconductor substrate,
A step of forming a semiconductor single crystal layer of a first conductivity type in a limited region on the first insulating film, followed by forming an oxide film on the surface of the semiconductor single crystal layer, and then forming an oxide film on the surface of the semiconductor single crystal layer. a step of stacking and forming a metal or a low-resistance semiconductor and an insulating film so as to span from a part of a limited region of the first insulating film to a part of the first insulating film; A step of changing a part of the semiconductor single crystal layer to the second conductivity type except for the lower part of the limited region using ion implantation technology as a mask, and then depositing a second insulating film over the entire surface, By reactive ion etching, the second layer is removed, leaving the periphery of the side wall of the metal or low-resistance semiconductor.
a step of etching the insulating film to form a sidewall, and then a step of removing the second conductivity type semiconductor single crystal by reactive ion etching using the metal or low resistance semiconductor and the sidewall as a mask. Then, after depositing metal on the entire surface using chemical vapor deposition, etching is performed using a resist mask by reactive ion etching, leaving the region in contact with the semiconductor single crystal layer as an electrode. 1. A method for manufacturing a semiconductor device, comprising the steps of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24081188A JP2670309B2 (en) | 1988-09-28 | 1988-09-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290538A true JPH0290538A (en) | 1990-03-30 |
| JP2670309B2 JP2670309B2 (en) | 1997-10-29 |
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ID=17065037
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| JP24081188A Expired - Fee Related JP2670309B2 (en) | 1988-09-28 | 1988-09-28 | Method for manufacturing semiconductor device |
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|---|---|
| JP (1) | JP2670309B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664566A1 (en) * | 1994-01-19 | 1995-07-26 | Sony Corporation | MOS transistor and method for making the same |
| JP2007531257A (en) * | 2004-03-25 | 2007-11-01 | コミサリア、ア、レネルジ、アトミク | Method of manufacturing field effect transistor having diamond-like carbon channel, and transistor manufactured by the manufacturing method |
-
1988
- 1988-09-28 JP JP24081188A patent/JP2670309B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0664566A1 (en) * | 1994-01-19 | 1995-07-26 | Sony Corporation | MOS transistor and method for making the same |
| JP2007531257A (en) * | 2004-03-25 | 2007-11-01 | コミサリア、ア、レネルジ、アトミク | Method of manufacturing field effect transistor having diamond-like carbon channel, and transistor manufactured by the manufacturing method |
Also Published As
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|---|---|
| JP2670309B2 (en) | 1997-10-29 |
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