JPH0290252A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH0290252A JPH0290252A JP63241902A JP24190288A JPH0290252A JP H0290252 A JPH0290252 A JP H0290252A JP 63241902 A JP63241902 A JP 63241902A JP 24190288 A JP24190288 A JP 24190288A JP H0290252 A JPH0290252 A JP H0290252A
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- JP
- Japan
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- power supply
- signal
- memory card
- supply voltage
- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 7
- 230000002265 prevention Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は書き込み・読み出しが可能な半導体メモリを内
蔵するＩＣカードに間し、特にＩＣメモリカードに対す
る誤書き込み防止機能に関する。
蔵するＩＣカードに間し、特にＩＣメモリカードに対す
る誤書き込み防止機能に関する。
［従来の技術］
従来この種の書き込み・読み出しが可能な半導体メモリ
（以下、ＲＡＭと称す）を内蔵したＩＣメモリカードに
対する誤書き込み防止機能については、ＩＣメモリカー
ド本体に機械的スイッチを設けて、これを切り換えるこ
とにより行われていた。以下に第４図を用いて、従来例
を説明する。
（以下、ＲＡＭと称す）を内蔵したＩＣメモリカードに
対する誤書き込み防止機能については、ＩＣメモリカー
ド本体に機械的スイッチを設けて、これを切り換えるこ
とにより行われていた。以下に第４図を用いて、従来例
を説明する。
第４図において、カード人力信号Ｗπは書き込み信号で
あり、低レベルとなった時に書き込みが実施される。入
力信号Ｗ１−は論理オア（ＯＲ）回路Ｇ４１の入力とな
り、論理ＯＲ回路Ｇ４１の出力は内蔵されるメモリの書
き込み信号ＭＷＥとなる。一方、機械的スイッチＳ４１
の端子は、一方が電源に接続され、他方は接地されてお
り、節点ＮＳは機械的に電源もしくは接地に接続可能と
なり論理ＯＲ回路Ｇ４１に入力している。
あり、低レベルとなった時に書き込みが実施される。入
力信号Ｗ１−は論理オア（ＯＲ）回路Ｇ４１の入力とな
り、論理ＯＲ回路Ｇ４１の出力は内蔵されるメモリの書
き込み信号ＭＷＥとなる。一方、機械的スイッチＳ４１
の端子は、一方が電源に接続され、他方は接地されてお
り、節点ＮＳは機械的に電源もしくは接地に接続可能と
なり論理ＯＲ回路Ｇ４１に入力している。
第４図に基づいてその動作を説明する。スイッチＳ４１
において節点ＮＳが接地されていた場合は論理ＯＲ回路
の出力は節点ＮＳが低レベルであるためカード入力信号
Ｗ丁が高レベルの時は高レベルを出力し、低レベルの時
は低レベルが出力される。これにより外部の書き込み信
号が内部メモリに伝達される。逆にスイッチＳ４１にお
いて節点ＮＳが電源に接続されていた場合は節点ＮＳが
高レベルであり、論理ＯＲ回路の入力が高レベルとなる
ため入力信号Ｗ？−のしベルに依存せず論理ＯＲ回路の
出力は高レベルとなる。これによって内蔵する半導体メ
モリへの書き込み信号は常に高レベルであることにより
書き込みが防止される。
において節点ＮＳが接地されていた場合は論理ＯＲ回路
の出力は節点ＮＳが低レベルであるためカード入力信号
Ｗ丁が高レベルの時は高レベルを出力し、低レベルの時
は低レベルが出力される。これにより外部の書き込み信
号が内部メモリに伝達される。逆にスイッチＳ４１にお
いて節点ＮＳが電源に接続されていた場合は節点ＮＳが
高レベルであり、論理ＯＲ回路の入力が高レベルとなる
ため入力信号Ｗ？−のしベルに依存せず論理ＯＲ回路の
出力は高レベルとなる。これによって内蔵する半導体メ
モリへの書き込み信号は常に高レベルであることにより
書き込みが防止される。
発明は電源電圧低下時もしくは電源投入時において内蔵
するレジスタに対して、データをセットもしくはリセッ
トすることにより書き込み防止状態とし、そのレジスタ
はＩＣＣメモリカード接続用用事は使用装置のＣＰＵに
より制御することが可能という相違点を有する。
するレジスタに対して、データをセットもしくはリセッ
トすることにより書き込み防止状態とし、そのレジスタ
はＩＣＣメモリカード接続用用事は使用装置のＣＰＵに
より制御することが可能という相違点を有する。
［発明が解決しようとする問題点］
上述した従来の誤書き込み防止機能を持った半導体メモ
リを内蔵するＩＣメモリカードにおいてはカードに付属
する機械的スイッチにより誤書き込み防止を行っている
のでスイッチの切換を忘れるような場合があり、また機
械的スイッチであるため誤って切り換えてしまうことな
どの欠点が考えられる。またカード使用時にＣＰＵから
の電気的な制御ができないという欠点を持っている。
リを内蔵するＩＣメモリカードにおいてはカードに付属
する機械的スイッチにより誤書き込み防止を行っている
のでスイッチの切換を忘れるような場合があり、また機
械的スイッチであるため誤って切り換えてしまうことな
どの欠点が考えられる。またカード使用時にＣＰＵから
の電気的な制御ができないという欠点を持っている。
［発明の従来技術に対する相違点］
上述した従来の機械的スイッチを持った誤書き込み防止
機能付のＩＣメモリカードに対して、本［問題点を解決
するための手段］ 本発明の要旨は書き込み・読み出しが可能な半導体メモ
リを内蔵するＩＣメモリカードにおいて、誤書き込みを
防止するための手段と、ＩＣメモリカードの電源電圧の
変化を関知して書き込み防止状態とする手段とを有する
ことである。
機能付のＩＣメモリカードに対して、本［問題点を解決
するための手段］ 本発明の要旨は書き込み・読み出しが可能な半導体メモ
リを内蔵するＩＣメモリカードにおいて、誤書き込みを
防止するための手段と、ＩＣメモリカードの電源電圧の
変化を関知して書き込み防止状態とする手段とを有する
ことである。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例を示すブロック図である。
ここで信号リセット（ＲＥＳＥＴ）は電源電圧監視回路
の出力信号であり、電源電圧が十分に高いときは高レベ
ルを出力し、電源電圧が低下したときは低レベルを出力
する信号である。また本実施例においてはＤ型フリップ
フロップＦＩＪはＩＣメモリカードに内蔵するバッテリ
ーにより電源オフ時においてもバッテリバックアップさ
れておりデータは保持される。フリップフロップＦｉｌ
はセット入力端子をリセット信号に接続されている。Ｄ
端子はＩ１０端子に接続されている。
の出力信号であり、電源電圧が十分に高いときは高レベ
ルを出力し、電源電圧が低下したときは低レベルを出力
する信号である。また本実施例においてはＤ型フリップ
フロップＦＩＪはＩＣメモリカードに内蔵するバッテリ
ーにより電源オフ時においてもバッテリバックアップさ
れておりデータは保持される。フリップフロップＦｉｌ
はセット入力端子をリセット信号に接続されている。Ｄ
端子はＩ１０端子に接続されている。
外部人力信号て■とＷπは論理ＯＲ回路Ｇ１２に入力さ
れている。論理ＯＲ回路Ｇ１２の出力はフリップフロッ
プＦｌｌのＣＬＫ入力端子に接続している。リセット端
子はバックアップ電源に接続されている。論理ＯＲ回路
Ｇｌｌに対して、一方の入力端子にフリップフロップＦ
ｉｌの出力信号Ｑを接続している。他方の入力端子につ
いては入力信号Ｗπが接続している。論理ＯＲ回路Ｇｌ
ｌの出力はＩＣメモリカードに内蔵する半導体メモリの
書き込み信号ｆｆｉとなる。
れている。論理ＯＲ回路Ｇ１２の出力はフリップフロッ
プＦｌｌのＣＬＫ入力端子に接続している。リセット端
子はバックアップ電源に接続されている。論理ＯＲ回路
Ｇｌｌに対して、一方の入力端子にフリップフロップＦ
ｉｌの出力信号Ｑを接続している。他方の入力端子につ
いては入力信号Ｗπが接続している。論理ＯＲ回路Ｇｌ
ｌの出力はＩＣメモリカードに内蔵する半導体メモリの
書き込み信号ｆｆｉとなる。
第５図に示すタイミング図を用いて第１実施例の動作を
説明する。
説明する。
期間ａについて電源電圧ＶＣＣは十分に高くＩＣメモリ
カードは中央処理装置（ＣＰＵ）に接続されて動作状態
にある。この状態ではフリップフロップＦｉｌの出力信
号ＬＱは低レベルである。
カードは中央処理装置（ＣＰＵ）に接続されて動作状態
にある。この状態ではフリップフロップＦｉｌの出力信
号ＬＱは低レベルである。
これにより内蔵する半導体メモリに対する書き込み信号
ＭＷＥはカード入力信号Ｗπと同じとなり、内蔵するメ
モリに対する選択信号ごと書き込み信号Ｗｌ−を低レベ
ルとすることにより、書き込みが可能な状態である。
ＭＷＥはカード入力信号Ｗπと同じとなり、内蔵するメ
モリに対する選択信号ごと書き込み信号Ｗｌ−を低レベ
ルとすることにより、書き込みが可能な状態である。
期間すにおいてはカードを装置から取り外した状態であ
り、電源電圧ＶＣＣは不定〜低レベルである。電源電圧
■ＣＣが電圧降下したことによりリセット信号は低レベ
ルとなる。この時フリップフロップＦｉｌは内蔵の電池
によりバッテリーバックアップされており、Ｓ端子の高
レベルから低レベルへの変化により、データ”１”がセ
ットされ、出力ＬＱは高レベルとなる。続いて期間Ｃと
なり、電源ＶＣＣが十分に高くなりＩＣメモリカードが
ＣＰＵに接続される。フリップフロップＦ１１の出力は
高レベルを深持しているのでＬＱの出力は高レベルであ
り、これにより論理ＯＲ回路Ｇｌｌの出力Ｍ〜・１．／
Ｅはカード入力信号ＷＥのレベルに関わらず書き込み禁
止状態となる。これにより一回装置より取り出されたカ
ードについては必ず誤書き込み防止機能が動作する。Ｃ
ＰＵはカード挿入時においてカードの内容を読み出し、
内容の確認を行った後問題がなければ期間ｄに示す用に
Ｉ１０入力端子を低レベルとして入力信号“ｎ。
り、電源電圧ＶＣＣは不定〜低レベルである。電源電圧
■ＣＣが電圧降下したことによりリセット信号は低レベ
ルとなる。この時フリップフロップＦｉｌは内蔵の電池
によりバッテリーバックアップされており、Ｓ端子の高
レベルから低レベルへの変化により、データ”１”がセ
ットされ、出力ＬＱは高レベルとなる。続いて期間Ｃと
なり、電源ＶＣＣが十分に高くなりＩＣメモリカードが
ＣＰＵに接続される。フリップフロップＦ１１の出力は
高レベルを深持しているのでＬＱの出力は高レベルであ
り、これにより論理ＯＲ回路Ｇｌｌの出力Ｍ〜・１．／
Ｅはカード入力信号ＷＥのレベルに関わらず書き込み禁
止状態となる。これにより一回装置より取り出されたカ
ードについては必ず誤書き込み防止機能が動作する。Ｃ
ＰＵはカード挿入時においてカードの内容を読み出し、
内容の確認を行った後問題がなければ期間ｄに示す用に
Ｉ１０入力端子を低レベルとして入力信号“ｎ。
Ｗ Ｅを低レベルにすることにより、フリップフロップ
Ｆｌｌにデータ゛′０”をラッチし、出力ＬＱを低レベ
ルとすることよりカード入力信号Ｗｌを内蔵メモリ信号
ＭＡｖＴ−に伝達可能として書き込みを可能とすること
ができる。
Ｆｌｌにデータ゛′０”をラッチし、出力ＬＱを低レベ
ルとすることよりカード入力信号Ｗｌを内蔵メモリ信号
ＭＡｖＴ−に伝達可能として書き込みを可能とすること
ができる。
第２図は本発明の第２実施例を説明するためのブロック
図である。第２図におけるフリップフロップＦ２１はＣ
ＬＫ入力端子およびセット入力信号Ｓ端子を除いて第１
実、施例と同様に接続されている。論理ＯＲ回路Ｇ２２
は入力信号７丁とフリップフロップＦ２１選択時に低レ
ベルとなる入力信号ＳＥＩが人力に接続される。セット
入力信号Ｓ端子は論理ＯＲ回路Ｇ２３の出力に接続され
ている。論理ＯＲ回路Ｇ２３に対してリセット信号とフ
リップフロップＦ２２の出力信号を入力に接続している
。フリップフロップＦ２２のセット端子Ｓとリセット端
子Ｒは電源に接続される。Ｄ入力端子はＩｌｏに接続さ
れている。論理ＯＲ回路Ｇ２４はＷｌ−信号とフリップ
フロップＦ２２選択時に低レベルとなる信号ＳＥ２を入
力に接続して、その出力はフリップフロップＦ２２のＣ
ＬＫ入力端子に接続されている。
図である。第２図におけるフリップフロップＦ２１はＣ
ＬＫ入力端子およびセット入力信号Ｓ端子を除いて第１
実、施例と同様に接続されている。論理ＯＲ回路Ｇ２２
は入力信号７丁とフリップフロップＦ２１選択時に低レ
ベルとなる入力信号ＳＥＩが人力に接続される。セット
入力信号Ｓ端子は論理ＯＲ回路Ｇ２３の出力に接続され
ている。論理ＯＲ回路Ｇ２３に対してリセット信号とフ
リップフロップＦ２２の出力信号を入力に接続している
。フリップフロップＦ２２のセット端子Ｓとリセット端
子Ｒは電源に接続される。Ｄ入力端子はＩｌｏに接続さ
れている。論理ＯＲ回路Ｇ２４はＷｌ−信号とフリップ
フロップＦ２２選択時に低レベルとなる信号ＳＥ２を入
力に接続して、その出力はフリップフロップＦ２２のＣ
ＬＫ入力端子に接続されている。
具体的な動作について以下に説明する。フリップフロッ
プＦ２２に対して入力信号ＳＥ２を低レベルとしてＩ１
０端子より低レベルをＤ入力端子に与えてＷ■人力信号
を入力することによりフリップフロップＦ２２について
データ”０”をラッチする。これにより論理ＯＲ回路の
入力はリセット信号Ｒと低レベルになり論理ＯＲ回路の
出力はリセット入力信号と同じになる。フリップフロッ
プＦ２１についてはフリップフロップＦ２１のデータｌ
＋０１ｊ書き込み時にＳＥＩ入力信号を低レベルとして
書き込みを行う以外は動作については第１実施例と同じ
である。フリップフロップＦ２２に対してデータ″１“
を書き込むことにより論理ＯＲ回路Ｇ２３の出力は常に
高レベルとなり、フリップフロップＦ２１に対してリセ
ット信号を受は付けることなく、電源の変動に関係なく
フリップフロップＦ２１のデータを保持できる。これに
よりＣＰＵから電源変動時に対する誤書き込み防止機能
を制御することができる。
プＦ２２に対して入力信号ＳＥ２を低レベルとしてＩ１
０端子より低レベルをＤ入力端子に与えてＷ■人力信号
を入力することによりフリップフロップＦ２２について
データ”０”をラッチする。これにより論理ＯＲ回路の
入力はリセット信号Ｒと低レベルになり論理ＯＲ回路の
出力はリセット入力信号と同じになる。フリップフロッ
プＦ２１についてはフリップフロップＦ２１のデータｌ
＋０１ｊ書き込み時にＳＥＩ入力信号を低レベルとして
書き込みを行う以外は動作については第１実施例と同じ
である。フリップフロップＦ２２に対してデータ″１“
を書き込むことにより論理ＯＲ回路Ｇ２３の出力は常に
高レベルとなり、フリップフロップＦ２１に対してリセ
ット信号を受は付けることなく、電源の変動に関係なく
フリップフロップＦ２１のデータを保持できる。これに
よりＣＰＵから電源変動時に対する誤書き込み防止機能
を制御することができる。
第１及び第２実施例においてリセット信号として電源電
圧降下時に出力が高レベルから低レベルへ変化する信号
を用いてきたが、リセット信号として第６図に示す回路
に対して電源投入時低レベルから高レベルになる信号を
用いて、電源投入時にリセット信号を発生する場合も可
能である。第６図において人力信号ＶＩＮは電源投入時
に低レベルから高レベルへ変化する信号であり、ＶＩＮ
は論理ＮＡＮＤ回路に対して一方は直接入力し、他方の
入力はある程度の遅延時間をもって逆送信号を人力する
。これによって入力信号ＶＩＮが低レベルから高レベル
へ変化するときに論理ＮＡＮＤ回路出力信号ＰＯＮは低
レベルパルスを発生する。これをフリップフロップのＳ
端子に入力することによりリセット入力と同様にフリッ
プフロップのデータｌ＋１１＋のセットが可能である。
圧降下時に出力が高レベルから低レベルへ変化する信号
を用いてきたが、リセット信号として第６図に示す回路
に対して電源投入時低レベルから高レベルになる信号を
用いて、電源投入時にリセット信号を発生する場合も可
能である。第６図において人力信号ＶＩＮは電源投入時
に低レベルから高レベルへ変化する信号であり、ＶＩＮ
は論理ＮＡＮＤ回路に対して一方は直接入力し、他方の
入力はある程度の遅延時間をもって逆送信号を人力する
。これによって入力信号ＶＩＮが低レベルから高レベル
へ変化するときに論理ＮＡＮＤ回路出力信号ＰＯＮは低
レベルパルスを発生する。これをフリップフロップのＳ
端子に入力することによりリセット入力と同様にフリッ
プフロップのデータｌ＋１１＋のセットが可能である。
なお、上記実施例においてはフリップフロップを１個も
しくは１組を用いて説明したが第３図に示すようにフリ
ップフロップを複数組所有して、内蔵する複数のメモリ
に対して独立してＶＷπ丁を与えることにより１個のＩ
Ｃメモリカードに対して部分的に書き込み防止機能をも
たせることか可能である。
しくは１組を用いて説明したが第３図に示すようにフリ
ップフロップを複数組所有して、内蔵する複数のメモリ
に対して独立してＶＷπ丁を与えることにより１個のＩ
Ｃメモリカードに対して部分的に書き込み防止機能をも
たせることか可能である。
［発明の効果］
以上説明したように本発明はＩＣメモリカード内にレジ
スタを内蔵し電源変化に対応してレジスタのデータのセ
ットもしくはリセットを行うことにより誤書込防止回路
を自動的に作動させて誤書き込みを防止することにより
不注意による誤書き込みによるデータの消失を防止する
効果がある。
スタを内蔵し電源変化に対応してレジスタのデータのセ
ットもしくはリセットを行うことにより誤書込防止回路
を自動的に作動させて誤書き込みを防止することにより
不注意による誤書き込みによるデータの消失を防止する
効果がある。
またこれらはＩＣメモリカードを装置に接続時にはＣＰ
Ｕから制御することができるためデータ処理が容易とな
る効果を持っている。
Ｕから制御することができるためデータ処理が容易とな
る効果を持っている。
第１図は本発明の第１実施例を示すブロック図、第２図
は本発明の第２実施例を示すブロック図、第３図は本発
明に係る実施例の変形例を示すブロック図、第４図は従
来例を説明するブロック図、第５図は第１実施例の動作
を示す波形図、第６図は本発明に係る実施例の一部を示
す回路図である。 てＵ、ＷＥ、 リセット。 ＳＥＩ、ＳＦ３．ＶＩＮ−−−−−人力制御信号、Ｇｌ
ｌ、 Ｇ１２． Ｇ２１゜ Ｇ２２． Ｇ２３゜ Ｇ２４．Ｇ４１・・・・・・２人力論理ＯＲ回路、ＬＱ
。 ＮＳ。 ＰＯＮ ・ ・出力信号線、 ＭＷＥ、ＭＷＥ １゜ 薩Ｗ丁’Ｆ、 ｉ丁ゴ・・・・メモリ書込信号、■ＣＣ て否・ ・・スイッチ、 ・・電源電圧、 ・・メモリ選択信号、 ２人力論理ＮＡＮＤ回路。 Ｉｌｏ、ｌ１０１．ｌ１０２・・・・入出力線、Ｆｌ
１゜ Ｆ２１．Ｆ２２・・・・・Ｄ型フリップフロップ（Ｓ、
Ｒ入力骨）、
は本発明の第２実施例を示すブロック図、第３図は本発
明に係る実施例の変形例を示すブロック図、第４図は従
来例を説明するブロック図、第５図は第１実施例の動作
を示す波形図、第６図は本発明に係る実施例の一部を示
す回路図である。 てＵ、ＷＥ、 リセット。 ＳＥＩ、ＳＦ３．ＶＩＮ−−−−−人力制御信号、Ｇｌ
ｌ、 Ｇ１２． Ｇ２１゜ Ｇ２２． Ｇ２３゜ Ｇ２４．Ｇ４１・・・・・・２人力論理ＯＲ回路、ＬＱ
。 ＮＳ。 ＰＯＮ ・ ・出力信号線、 ＭＷＥ、ＭＷＥ １゜ 薩Ｗ丁’Ｆ、 ｉ丁ゴ・・・・メモリ書込信号、■ＣＣ て否・ ・・スイッチ、 ・・電源電圧、 ・・メモリ選択信号、 ２人力論理ＮＡＮＤ回路。 Ｉｌｏ、ｌ１０１．ｌ１０２・・・・入出力線、Ｆｌ
１゜ Ｆ２１．Ｆ２２・・・・・Ｄ型フリップフロップ（Ｓ、
Ｒ入力骨）、
Claims (1)
- 書き込み・読み出しが可能な半導体メモリを内蔵するＩ
Ｃメモリカードにおいて、誤書き込みを防止するための
手段と、ＩＣメモリカードの電源電圧の変化を関知して
書き込み防止状態とする手段とを有することを特徴とす
るＩＣメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241902A JPH0290252A (ja) | 1988-09-27 | 1988-09-27 | Ｉｃメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241902A JPH0290252A (ja) | 1988-09-27 | 1988-09-27 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290252A true JPH0290252A (ja) | 1990-03-29 |
Family
ID=17081253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241902A Pending JPH0290252A (ja) | 1988-09-27 | 1988-09-27 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050830B2 (en) * | 2001-04-17 | 2006-05-23 | Thomson Licensing | System with IC card deactivation |
-
1988
- 1988-09-27 JP JP63241902A patent/JPH0290252A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050830B2 (en) * | 2001-04-17 | 2006-05-23 | Thomson Licensing | System with IC card deactivation |
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