JPH0283763A - Control system for measuring instrument - Google Patents
Control system for measuring instrumentInfo
- Publication number
- JPH0283763A JPH0283763A JP23685588A JP23685588A JPH0283763A JP H0283763 A JPH0283763 A JP H0283763A JP 23685588 A JP23685588 A JP 23685588A JP 23685588 A JP23685588 A JP 23685588A JP H0283763 A JPH0283763 A JP H0283763A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- interface
- handshake
- clock
- gpib
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 9
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
コンピュータとGPIBインタフェースバスで接続され
る計測器の制御方式に関し、
全体のスループットを低下させることなく、しかもいか
なる転送速度であっても異常動作することな(対応出来
るGPIBインタフェースを用いた計測器の制御方式を
提供することを目的とし、コンピュータの出力側のイン
クフェースをGPIBインタフェースに変換するための
インタフェース部と、GPTBインタフェースを構成す
るデータバイト転送制御ハスでコンピュータと当該被制
御機器間のハンドシェークを制御するための手順が設定
されているコンピュータ内サブルーチン上に、ハンドシ
ェーク速度を指定する領域を設L−Jると共に、ハンド
シェーク速度指定領域で指定される速度が七ソトされる
と、インタフェース部内の処理タイミングを当該速度で
処理する速度変換部を設は構成する。[Detailed Description of the Invention] [Summary] The present invention relates to a control method for measuring instruments connected to a computer via a GPIB interface bus, which does not reduce the overall throughput and does not malfunction at any transfer speed ( The purpose of this project is to provide a control system for measuring instruments that uses a compatible GPIB interface, and includes an interface unit for converting the ink face on the output side of a computer to a GPIB interface, and a data byte transfer control system that makes up the GPTB interface. An area for specifying the handshake speed is set L-J on the subroutine in the computer in which the procedure for controlling handshake between the computer and the controlled device is set, and the speed specified in the handshake speed specification area is When the speed is changed, a speed conversion section is configured to process the processing timing in the interface section at the corresponding speed.
本発明は、コンピュータとGPTBインタフェースハス
で接続される計測器の制御方式に関する。The present invention relates to a control method for a measuring instrument connected to a computer via a GPTB interface.
コンピュータにて多種類の計測器を制御するシステムに
おいては、国際電気標準会議(IEC)で制裁されてい
るGPIBインタフェースを用いたものが多い。Many systems that use computers to control various types of measuring instruments use the GPIB interface, which is sanctioned by the International Electrotechnical Commission (IEC).
これはGPIBインタフェースが例えば電圧計。This has a GPIB interface, such as a voltmeter.
信号発生器やテープリーダ等各種の計測器をシステム化
して制御する場合や、動作速度の異なる機器を同一シス
テム]二に構築して使用する場合に適するようにCPI
Bインタフェースが規定されているためである。CPI is suitable for systematizing and controlling various measuring instruments such as signal generators and tape readers, or for constructing and using devices with different operating speeds in the same system.
This is because the B interface is defined.
しかし、その利用範囲の拡大と技術の進歩に伴い予想以
」二に転送速度が向上−し、制御機器であるコンピュー
タと被制御機器である計測器間のハントシェークに微妙
なずれが発生し、これが原因で異常動作しシステムが停
止することがある。However, with the expansion of its range of use and the advancement of technology, the transfer speed has improved more than expected, causing a slight discrepancy in the hunt shake between the control device, the computer, and the controlled device, the measuring instrument. This may cause the system to malfunction and stop.
かかる異常動作を完全に除去することが、更に利用範囲
を拡大する上で必要となる。It is necessary to completely eliminate such abnormal operations in order to further expand the range of use.
第5図はGPIBインタフェースで接続したシステムの
従来例を説明する図、第6図はGPTBアダプタ回路を
説明する図をそれぞれを示す。FIG. 5 is a diagram illustrating a conventional example of a system connected by a GPIB interface, and FIG. 6 is a diagram illustrating a GPTB adapter circuit.
n個の被制御機器2 (1)〜2 (n)を電圧計信号
発生器やテープリーグ等各種の計測器とし、所定プログ
ラムに基づき被制御機器2 (1)〜2(n)を制御す
るマイクロプロセッサ(以下MPUと称する)6とGP
rBアダプタ回路7を備えるコンI・ローラ1とをCP
IBインタフェースバス5にて接続する。The n controlled devices 2 (1) to 2 (n) are various measuring instruments such as voltmeter signal generators and tape leagues, and the controlled devices 2 (1) to 2 (n) are controlled based on a predetermined program. Microprocessor (hereinafter referred to as MPU) 6 and GP
The controller I/roller 1 equipped with the rB adapter circuit 7 is connected to the CP
Connect via IB interface bus 5.
尚、GPIBインタフェースバス5ば第6図に示すよう
に8ビットの情報、アドレス、コマンド等からなるメツ
セージを運ぶためのデータバスfa)と、
予め決められたハンドシェークにてデータバス(峨」二
のメツセージを非同期に確認するデータバイト転送制御
ハス(blと、
データバス(a)」二の情報とコマンドを区別したり要
求元の確認やそのn認方法の決定等を行うインタフェー
ス管理ハス(C)とから構成されている。As shown in Figure 6, the GPIB interface bus 5 is connected to a data bus (fa) for carrying messages consisting of 8-bit information, addresses, commands, etc. A data byte transfer control bus (BL) that asynchronously confirms messages, and an interface management bus (C) that distinguishes between information and commands, confirms the request source, and determines the method of recognition. It is composed of.
複数の計測器と接続するこの3個のバス(al〜(C)
とM P U 6との間にはGPIBアダプタ回路7が
設置されており、GPIBアダプタ回路7とMPU6と
の間はデータバス(a)′と制御バス(b)′とで接続
されている。These three buses (al~(C)
A GPIB adapter circuit 7 is installed between the MPU 6 and the GPIB adapter circuit 7, and the GPIB adapter circuit 7 and the MPU 6 are connected by a data bus (a)' and a control bus (b)'.
尚、コンI・ローラ1ばMPU6とGPIBアダプタ回
路7の他にGPIBアダプタ回路7の処理タイミングを
決める所定速度のクロックCLKを生成するためのクロ
ック発生器8が具備されている。In addition to the MPU 6 and the GPIB adapter circuit 7, the controller I/roller 1 is provided with a clock generator 8 for generating a clock CLK of a predetermined speed that determines the processing timing of the GPIB adapter circuit 7.
又、GP■Bアダプタ回路7は例えばGPIBインタフ
ェースハス5のデータバス(alに対応するデータハス
ハソファ7〕、データバイト転送制御ハス(bjに対応
するデータバイト転送制御ハソファ72、インタフェー
ス管理ハスFC)に対応するインタフェース管理へソフ
ァ73とを具備するものとする。Further, the GP■B adapter circuit 7 includes, for example, a data bus of the GPIB interface 5 (data bus 7 corresponding to al), a data byte transfer control bus (data byte transfer control bus 72 corresponding to bj, and an interface management bus FC). A sofa 73 is provided for interface management corresponding to the above.
MPU6から被制御機器2 (1) 〜2 (n)の動
作を制御したり、被制御機器2(1)〜2 (n)で生
成した情報を転送させたりするために、GPTBアダプ
タ回路7を介して被制御機器2(1)〜2 (n)を制
御する場合、所定の手順を踏まえて制御する。The GPTB adapter circuit 7 is used to control the operations of the controlled devices 2 (1) to 2 (n) from the MPU 6 and to transfer information generated by the controlled devices 2 (1) to 2 (n). When controlling the controlled devices 2(1) to 2(n) through the control device, the control is performed based on a predetermined procedure.
被制御機器2(1)〜2 (n)を制御するためのメソ
セージは、MPU6からデータバス(a)′を通じて転
送されたものをGPIBアダプタ回路7内データバスバ
ッファ71で受け、GPIBインタフェースバス5内デ
ー少データバスへ送出される。Messages for controlling the controlled devices 2(1) to 2(n) are transferred from the MPU 6 through the data bus (a)', received by the data bus buffer 71 in the GPIB adapter circuit 7, and then transferred to the GPIB interface bus 5. Internal data is sent to the low data bus.
8本の信号線(8ビツト)からなるデータバスfal上
のメソセージの転送は、バイト直列・ビット並列方式で
あり、このデータバス(bl上のメツセージは3本の信
号線からなるデータバイト転送制御バス(blにより、
非同期に確認される。Messages on the data bus fal, which consists of eight signal lines (8 bits), are transferred using a byte serial/bit parallel method, and messages on this data bus (bl) are transferred using data byte transfer control, which consists of three signal lines. bus (by bl,
Confirmed asynchronously.
このデータバイト転送制御バス(blによる非同期確認
は3線式ハンドシェークと呼ばれ、これは所定速度(所
定の信号転送速度に応じた速度)に固定されたクロック
CLKのタイミングで処理される。This asynchronous confirmation using the data byte transfer control bus (bl) is called a three-wire handshake, and is processed at the timing of the clock CLK, which is fixed at a predetermined speed (a speed corresponding to a predetermined signal transfer speed).
尚、3線式ハンドシェークは転送信号が有効か否かの確
認、転送信号の受信準備が完了か未了かの確認、転送信
号の受信が完了か未了かの確認を所定順序に従いデータ
バイト毎に処理する。Note that the 3-wire handshake checks whether the transfer signal is valid or not, confirms whether preparation for reception of the transfer signal is completed or not, and confirms whether reception of the transfer signal is completed or not for each data byte in a predetermined order. to be processed.
上述のようなGPIBインタフェースバス5を用いてシ
ステムを構成する場合、その利用範囲が拡大するに伴い
信号転送速度が1Kbpsから200Kbpsまでのも
のに適用されるようになって来た。When configuring a system using the GPIB interface bus 5 as described above, signal transfer speeds of 1 Kbps to 200 Kbps have come to be applied as the range of its use has expanded.
上述の従来例の場合、3線式ハンドシェークのタイミン
グとしては、所定の信号転送速度に応じた速度に固定さ
れたクロックCL Kのタイミングで処理されている。In the case of the above-mentioned conventional example, the three-wire handshake is processed at the timing of the clock CLK, which is fixed at a speed corresponding to a predetermined signal transfer speed.
このような状態で、信号転送速度をそれまでの速度から
高速なものに対応させた場合、ハンドシェークタイミン
グの僅かなずれにより、システム停止等の異常動作が発
生し、しかも転送速度を増すごとにその異常動作の発生
頻度も増加することになる。In such a situation, if you change the signal transfer speed from the previous speed to a higher one, a slight deviation in handshake timing will cause abnormal operations such as system stoppage, and moreover, each time the transfer speed is increased, The frequency of occurrence of abnormal operations will also increase.
本発明は、全体のスループットを低下させることなく、
しかもいかなる転送速度であっても異常動作することな
く対応出来るGPIBインタフェースを用いた計測器の
制御方式を提供することを目的とする。The present invention can achieve this without reducing the overall throughput.
Moreover, it is an object of the present invention to provide a control system for a measuring instrument using a GPIB interface that can handle any transfer speed without abnormal operation.
第1図は本発明の詳細な説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the invention in detail.
第1図に示す本発明の原理ブロック図中の60は所定プ
ログラムに基づき被制御機器を制御するコンピュータで
あり、
70はコンピュータ60と被制御機器間をGPIBイン
タフェースで接続するためのインタフェース変換を行う
インタフェース部であり、90は入力クロック■をコン
ピュータ60内サブルーチンで指定する出力クロック■
の速度に変換して出力する速度変換部であり、
GPIBインタフェースを構成するデータバイト転送制
御ハスでコンピュータ60と被制御機器間のハンドシェ
イクを制御するためのコンピュータ60内サブルーチン
上に、ハンドシェーク速度を指定する領域を設け、
GPIBインタフェースで接続している被制御機器を制
御するコントローラ100に上述の手段を具備させるこ
とにより本課題を解決するための手段とする。In the block diagram of the principle of the present invention shown in FIG. 1, 60 is a computer that controls the controlled equipment based on a predetermined program, and 70 performs interface conversion to connect the computer 60 and the controlled equipment using a GPIB interface. It is an interface section, and 90 is an output clock ■ which specifies the input clock ■ in a subroutine in the computer 60.
This is a speed conversion unit that converts the handshake speed to the speed of This problem is solved by providing a designated area and equipping the controller 100 that controls the controlled devices connected via the GPIB interface with the above-mentioned means.
コンピュータ60と被制御機器間のインタフェースをイ
ンタフェース部70でGPIBインタフェースにし、こ
のGPIBインタフェースを構成するデータバスとデー
タバイト転送制御バスを用いてコンピュータ60内サブ
ルーチン上のハンドシェーク速度指定領域で指定される
速度に速度変換部90にてハンドシェークタイミングを
変換することによりハンドシェークのトラブルにより発
生するシステム動作停止等の異常動作の発生を確実に防
止することが可能となる。The interface between the computer 60 and the controlled device is a GPIB interface in the interface section 70, and the data bus and data byte transfer control bus that constitute this GPIB interface are used to control the speed specified in the handshake speed specification area on the subroutine in the computer 60. By converting the handshake timing in the speed converter 90, it is possible to reliably prevent abnormal operations such as system operation stoppage caused by handshake troubles.
以下本発明の要旨を第2図〜第4図に示す実施例により
具体的に説明する。The gist of the present invention will be specifically explained below with reference to embodiments shown in FIGS. 2 to 4.
第2図は本発明の詳細な説明するブロック図、第3図は
本発明における分周回路の実施例を説明する図、第4図
は本発明におけるプログラムの構成例を説明する図をそ
れぞれを示す。尚、全図を通じて同一符号は同一対象物
を示す。FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining an embodiment of the frequency dividing circuit according to the present invention, and FIG. 4 is a diagram explaining an example of the configuration of a program according to the present invention. show. Note that the same reference numerals indicate the same objects throughout the figures.
第2図に示す本発明の実施例は第1図で説明したコンピ
ュータ60及びインタフェース部70として、第5図で
説明したのと同一の内容を有するMPU6.GPIBア
ダプタ回路7、
速度変換部90として、MPU6からの指定によりクロ
ック発生器8から出力するクロック■を所定分周比で分
周する分周回路90aで構成した例である。The embodiment of the present invention shown in FIG. 2 uses an MPU 6. In this example, the GPIB adapter circuit 7 and the speed conversion section 90 are configured by a frequency dividing circuit 90a that divides the clock (2) output from the clock generator 8 at a predetermined frequency division ratio according to the designation from the MPU 6.
クロック発生器8は1つの固定した速度を有するクロッ
ク■を発生し、分周回路90aはMPU6からのデータ
バス(a)′及び制御計ハス(b)′を引き込み、制御
ハス(b)′で運ばれるタイミングを決定し、その時の
データバス(a)′上の内容を転送するように分周し、
これをGPIBアダプタ回路7の処理タイミングとする
。The clock generator 8 generates a clock ■ having one fixed speed, and the frequency dividing circuit 90a draws in the data bus (a)' and the control meter bus (b)' from the MPU 6, and the frequency dividing circuit 90a draws in the data bus (a)' and the control meter bus (b)'. Determine the timing of the transfer, divide the frequency so that the contents on the data bus (a)' at that time are transferred,
This is taken as the processing timing of the GPIB adapter circuit 7.
M P t、J 6で使用するプログラムは第4図に示
すようにメインルーヂンにサブルーチンの分岐を設け、
サブルーチン上の所定領域(d)、 (e+をスピード
を指定する領域としてユーザに解放する。The program used in M P t, J 6 has subroutine branches in the main routine, as shown in Figure 4.
A predetermined area (d) on the subroutine (e+ is released to the user as an area for specifying speed.
スピードの指定は例えば符号(clに示す5PEED
@Gpib;*とし、又は転送速度のスピード指定な
しで最高速度(−クロック発生器8の発生クロック速度
)とし、例えば符号(dlに示す5PEED @Gp
ib;Aとすると転送速度は最高速度の(1/2) A
倍として指定されることになる。For example, the speed can be specified by the code (5PEED shown in cl).
@Gpib; * or the maximum speed (-clock speed generated by clock generator 8) without specifying the transfer speed, for example, 5PEED shown in the sign (dl) @Gp
If ib;A, the transfer speed is (1/2) of the maximum speed A
It will be specified as double.
尚、@GpibばGPIBハスI10バスを表し、変数
Aの値は0〜8まで有効である。このような指定のステ
ートメン]・領域をユーザに解放し、ユーザが有する機
器に対応して使用出来るように設定されている。Note that @Gpib represents the GPIB Has I10 bus, and the value of variable A is valid from 0 to 8. Such a specified statement is set so that the area is released to the user and can be used in accordance with the equipment that the user has.
このステートメントにより、分周回路90aはクロック
発生器8が発生ずるクロック■を所定分周比で速度を変
換する。According to this statement, the frequency dividing circuit 90a converts the speed of the clock (2) generated by the clock generator 8 at a predetermined frequency division ratio.
即ち、第3図に示すようにMPU6からデータバス(a
)′にて転送されて来る4ビツトのデータを制御ハス(
b)′から転送されて来る信号タイミングでランチ回路
93にラッチする。That is, as shown in FIG.
)' controls the 4-bit data transferred at (
b) It is latched into the launch circuit 93 at the timing of the signal transferred from '.
そして、その4ピントのランチ出力の内上位3ビットを
セレクタ回路94の制御端子A−Cへ、残り1ビンI・
をセレクタ回路94のゲート端子G及び否定論理積回路
(以下NAND回路と称する)95の一方の入力端子へ
送出する。Then, the upper 3 bits of the launch outputs of the 4 pins are sent to the control terminals A-C of the selector circuit 94, and the remaining 1 bin I.
is sent to the gate terminal G of the selector circuit 94 and one input terminal of a NAND circuit (hereinafter referred to as a NAND circuit) 95.
又、クロック発生器8が発生するクロック■は、直列に
接続されでいる2つのシフトレジスタ回路9192の一
段目のシフトレジスタ回路91で4つのタイミング信号
に分けられ、その最終タイミング信号を次段のシフトレ
ジスタ回路92で同しように4つのタイミング信号に分
け、計8つのタイミング信号にしてセレクタ回路94の
端子DO−D7へ送出する。The clock ■ generated by the clock generator 8 is divided into four timing signals by the first stage shift register circuit 91 of two shift register circuits 9192 connected in series, and the final timing signal is sent to the next stage. The shift register circuit 92 similarly divides the signal into four timing signals, and sends them to the terminal DO-D7 of the selector circuit 94, making a total of eight timing signals.
この8つのタイミング信号の内1つを制御端子A−Cへ
入力したランチ出力の内容によりセレクトし、NAND
回路95の出力とをNAND回路96にて否定論理積し
たものをGPIBアダプタ回路7で使用するタイミング
を有するクロック■として送出する。One of these eight timing signals is selected depending on the content of the launch output input to the control terminals A-C, and the NAND
The output of the circuit 95 is NANDed by a NAND circuit 96, and the result is sent out as a clock (2) having a timing to be used by the GPIB adapter circuit 7.
このクロック■をGPIBアダプタ回路7で使用するこ
とにより、被制御機器2 (1)〜2 (n)に適した
転送速度で被制御機器2 (1)〜2(n)を制御する
ことが出来る。By using this clock ■ in the GPIB adapter circuit 7, it is possible to control the controlled devices 2 (1) to 2 (n) at a transfer rate suitable for the controlled devices 2 (1) to 2 (n). .
又、この速度を指定するステー1−メントは被制御機器
2 (1)〜2(n)毎に指定することが可能であるた
め、異なった速度での制御を必要とする被制御機器2(
1)〜2(n)が任意に接続されても全体のスループッ
トを低下させずにシステムを構成することが可能となる
。In addition, the statement that specifies this speed can be specified for each controlled device 2 (1) to 2 (n), so the controlled device 2 (1) to 2 (n) that requires control at different speeds can be
Even if 1) to 2(n) are arbitrarily connected, it is possible to configure a system without reducing the overall throughput.
尚、本実施例の分周回路90aの場合、転送速度を最大
1/256倍に分周することが可能である。In the case of the frequency dividing circuit 90a of this embodiment, it is possible to divide the transfer rate by a maximum of 1/256 times.
〔発明の効果]
以上のような本発明によれば、転送速度高速化に伴うハ
ンドシェークタイミングによるシステム停止を簡易な方
法で確実に防止することが出来、GPIBインタフェー
スがより広範囲に適用出来る。[Effects of the Invention] According to the present invention as described above, it is possible to reliably prevent a system stoppage due to handshake timing due to an increase in transfer speed by a simple method, and the GPIB interface can be applied more widely.
第1図は本発明の詳細な説明するブロック図、第2図は
本発明の詳細な説明するブロック図、第3図は本発明に
おける分周回路の実施例を説明する図、
第4図は本発明におけるプログラムの構成例を説明する
図、
第5図はGPTBインタフェースで接続したシステムの
従来例を説明する図、
第6図はGPIBアダプタ回路を説明する図、をそれぞ
れを示す。
図において、
L 100.100aはコントローラ、2(1)〜2(
n)は被制御機器、
5はGPIBインタフェースハス、
6はMPU、
7はGPIBアダプタ回路、
8はクロック発生器、 60はコンピュータ、70はイ
ンタフェース部、
71はデータバスバッファ、
72はデータバイト転送制御バッファ、73はインタフ
ェース管理バッファ、
90は速度変換部、
9L92はシスフトレジスク回路、
93はランチ回路、 94はセレクタ回路、95.
96はNAND回路、
をそれぞれを示す。FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining an embodiment of the frequency dividing circuit in the present invention, and FIG. 4 is a block diagram explaining the invention in detail. FIG. 5 is a diagram illustrating a conventional example of a system connected by a GPTB interface, and FIG. 6 is a diagram illustrating a GPIB adapter circuit. In the figure, L 100.100a is the controller, 2(1) to 2(
n) is a controlled device, 5 is a GPIB interface, 6 is an MPU, 7 is a GPIB adapter circuit, 8 is a clock generator, 60 is a computer, 70 is an interface section, 71 is a data bus buffer, 72 is a data byte transfer control buffer; 73 is an interface management buffer; 90 is a speed converter; 9L92 is a system register circuit; 93 is a launch circuit; 94 is a selector circuit; 95.
96 represents a NAND circuit;
Claims (1)
ータ(60)とその周辺装置のインタフェースとして使
用され、その電気的機能や機構部分が国際電気標準会議
で標準化されているGPIB(General Pur
pose Interface Bus)インタフェー
スを用いて複数種類の被制御機器を制御する方式であっ
て、前記コンピュータ(60)の出力側のインタフェー
スを前記GPIBインタフェースに変換するためのイン
タフェース部(70)と、 前記GPIBインタフェースを構成するデータバイト転
送制御バスで前記コンピュータ(60)と当該被制御機
器間のハンドシェークを制御するための手順が設定され
ている前記コンピュータ(60)内サブルーチン上に、
ハンドシェーク速度を指定する領域を設けると共に、 前記ハンドシェーク速度指定領域で指定される速度がセ
ットされると、前記インタフェース部(70)内の処理
タイミングを当該速度で処理する速度変換部(90)を
設け、 前記コンピュータ(60)と複数種類の被制御機器間の
ハンドシェーク速度を決めるクロックであると共に、前
記コンピュータ(60)内サブルーチン上のハンドシェ
ーク速度指定領域で指定される内容で一定速度を有する
入力クロック([1])を、前記速度変換部(90)で
変換した出力クロック([2])とすることを特徴とす
る計測器の制御方式。[Claims] GPIB (General Pur
The present invention is a system for controlling a plurality of types of controlled devices using a pose Interface Bus) interface, comprising: an interface unit (70) for converting an interface on the output side of the computer (60) to the GPIB interface; A subroutine within the computer (60) in which a procedure for controlling handshake between the computer (60) and the controlled device on the data byte transfer control bus constituting the interface is set;
An area for specifying a handshake speed is provided, and a speed conversion unit (90) is provided for processing the processing timing in the interface unit (70) at the speed when the speed specified in the handshake speed specification area is set. , a clock that determines the handshake speed between the computer (60) and a plurality of types of controlled devices, and an input clock ( [1]) is an output clock ([2]) converted by the speed converter (90).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23685588A JPH0283763A (en) | 1988-09-21 | 1988-09-21 | Control system for measuring instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23685588A JPH0283763A (en) | 1988-09-21 | 1988-09-21 | Control system for measuring instrument |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0283763A true JPH0283763A (en) | 1990-03-23 |
Family
ID=17006802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23685588A Pending JPH0283763A (en) | 1988-09-21 | 1988-09-21 | Control system for measuring instrument |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0283763A (en) |
-
1988
- 1988-09-21 JP JP23685588A patent/JPH0283763A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0216533B1 (en) | Computer-based instrument system | |
US6170027B1 (en) | LPC/ISA bridge and its bridging method | |
JPH0612905B2 (en) | Communication interface | |
JPH0283763A (en) | Control system for measuring instrument | |
US6701396B2 (en) | Data burst transfer circuit, parallel-serial and serial-parallel conversion circuits, and an oscillation circuit | |
US6098135A (en) | Bus arbitration interface for transferring signals converted in serial | |
US4789789A (en) | Event distribution and combination system | |
JPS62160564A (en) | Pipeline control system | |
US20030149825A1 (en) | Clock generation for multiple secondary buses of a PCI bridge | |
JPS5952331A (en) | Device address setting device | |
JPS648384B2 (en) | ||
JPH01111256A (en) | Small computer system interface host adaptor device | |
JPH07264015A (en) | Method for outputting square wave with arbitrary period and pattern | |
JPS61131057A (en) | Serial i/o system | |
KR930007593Y1 (en) | Control signal oscillating circuit for data input & output between apparatus | |
JPH0287204A (en) | Process input/output device | |
JPS6013503B2 (en) | Synchronous operation method | |
JPH07141288A (en) | Dma transfer system | |
JPS63311403A (en) | Processing system for input/output signal of pc | |
JPS58211231A (en) | Information processing system | |
JPS6237859B2 (en) | ||
Golla | Increasing the performance of GPIB-controlled VXI systems | |
JPH03141450A (en) | Peripheral equipment | |
JP2000029825A (en) | Bus arbitration system | |
Aghdasi | Design of self-clocked sequential circuits using logic cell arrays |