JPH0282711A - Transmission gate type flip flop - Google Patents
Transmission gate type flip flopInfo
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- JPH0282711A JPH0282711A JP63234170A JP23417088A JPH0282711A JP H0282711 A JPH0282711 A JP H0282711A JP 63234170 A JP63234170 A JP 63234170A JP 23417088 A JP23417088 A JP 23417088A JP H0282711 A JPH0282711 A JP H0282711A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
トランスミツシランゲート型のマスク・スレーブＤフリ
ップフロップに関し、
相補出力の変化の遅延差をなくすことを目的とし、
データバッファ（１）、マスターフリップフロップ（２
）、 ２つのスレーブラッチ（３，４）とクロックバ
ッファ（５）を有するトランスミッションゲート型フリ
ップフロップであって、該マスターフリップフロップ（
２）内の入力データ（ｑ）と同データ（Ｑ）と、その反
転データ（ｘｑ）をそれぞれのラッチ回路（３，４）で
出力する様に構成した。[Detailed Description of the Invention] [Summary] Regarding the transmitter gate type mask/slave D flip-flop, the purpose is to eliminate the delay difference between changes in complementary outputs, and the data buffer (1), master flip-flop (2)
), a transmission gate type flip-flop having two slave latches (3, 4) and a clock buffer (5), the master flip-flop (
The input data (q) in 2), the same data (Q), and its inverted data (xq) are configured to be output from the respective latch circuits (3, 4).
本発明は、トランスミッション型フリップフロップに関
する。The present invention relates to a transmission type flip-flop.
半導体装置の高速化に伴い、
信号の伝搬遅延差が問題となっているその為、相補出力
の遅延差（Ｓｋｅｗ）の無い論理素子が必要となる。As semiconductor devices become faster, the difference in signal propagation delay becomes a problem. Therefore, a logic element with no delay difference (skew) in complementary outputs is required.
第２図に従来のトランスミッションゲートタイプのマス
ター・スレーブＤフリップフロップの回路図を示す、第
３図は従来例の動作波形図である。FIG. 2 shows a circuit diagram of a conventional transmission gate type master-slave D flip-flop, and FIG. 3 is an operating waveform diagram of the conventional example.
ＣＭＯ５）ランスミツシランゲート？、 １０． イ
ンバータ８．９はマスターフリップフロップを構成し、
ＣＭＯＳトランスミッションゲート１１．１４．インバ
ータ１２゜１３、１５．１６はスレーブフリップフロッ
プを構成している。各トランスミッションゲー）？、１
０．１１ ト１４はクロックＣＫ、反転クロックＸＣＫ
によって開閉する。トランスミッションゲート７と１４
に対し、トランスミッションゲート１０と１１は相補的
に動作する。出力データのＱとＸＱはスレーブ側で二つ
に分けられる。CMO5) Lance Mitsushiran Gate? , 10. Inverter 8.9 constitutes a master flip-flop,
CMOS transmission gate 11.14. Inverters 12, 13, 15, and 16 constitute slave flip-flops. Each transmission game)? ,1
0.11 G14 is clock CK, inverted clock XCK
Open and close by. Transmission gates 7 and 14
On the other hand, transmission gates 10 and 11 operate complementarily. Output data Q and XQ are divided into two on the slave side.
従って出力データのＱとＱＸはトランスミッションゲー
ト（１０から各出力端子までのゲート段数が異なってい
る為、クロックＣｋに対する出力Ｑ、ＸＱの変化に第３
図に示す如く遅延差が生じていた。Therefore, the output data Q and QX are controlled by the transmission gate (because the number of gate stages from 10 to each output terminal is different, the change in the output Q and XQ with respect to the clock Ck is
As shown in the figure, a delay difference occurred.
本発明は、この遅延差を無すことを課題とする。An object of the present invention is to eliminate this delay difference.
第１図は本発明の原理図である。 FIG. 1 is a diagram showing the principle of the present invention.
図中、１はデータバッファ、２はマスターフリップフロ
ップ、３．４はスレーブラッチ、５はクロックバッファ
、（Ｊはクロック、ＸＣＫは反転クロックである。In the figure, 1 is a data buffer, 2 is a master flip-flop, 3.4 is a slave latch, 5 is a clock buffer, (J is a clock, and XCK is an inverted clock.
前記の課題は、データバッファ（１）、マスターフリッ
プフロップ（２）、２つのスレーブラッチ（３，４）と
クロックバッファ（５）を有するトランスミッションゲ
ート型フリップフロップであって、該マスターフリップ
フロップ（２）内の入力データ（Ｄ）と同データ（ｑ）
と、その反転データ（ｘｑ）をそれぞれのラッチ回路（
３，４）で出力する様にしたことを特徴とするトランス
ミッションゲート型フリップフロップによって解決され
る。The above problem is a transmission gate type flip-flop having a data buffer (1), a master flip-flop (2), two slave latches (3, 4), and a clock buffer (5). ) The input data (D) and the same data (q)
and the inverted data (xq) to each latch circuit (
This problem can be solved by a transmission gate type flip-flop, which is characterized in that it outputs signals 3 and 4).
〔作用］
即ち、本発明に於いてはマスターフリップフロップ（２
）にて入力データ（Ｄ）に対する同データ（ｑ）と反転
データ（ｘｑ）に分離し、それぞれのスレーブラッチ（
３，４）を設ける。従ってクロックＣＫが“し”の期間
はマスターフリップフロップ（２）はロード状態であり
、出力ｑとｘｑのデータが書き変わり“出力待ち”とな
る、クロックＣＫが“Ｈ”になると、スレーブラッチ（
３，４）がロード状態となりｑとｘｑのデータが同時に
Ｑ、ＸＱに出力される。[Operation] That is, in the present invention, the master flip-flop (2
), the input data (D) is separated into the same data (q) and inverted data (xq), and each slave latch (
3 and 4). Therefore, while the clock CK is "H", the master flip-flop (2) is in the loaded state, and the data of the outputs q and xq are rewritten and is "waiting for output". When the clock CK becomes "H", the slave latch (2) is in the load state.
3 and 4) are in the load state, and the data of q and xq are simultaneously output to Q and XQ.
第４図は、本発明の一実施例の回路図、第５図は一実施
例の動作波形図である。図中、インバータ１９がデータ
バッファ、ＣＭＯ５Ｉ−ランスミッションゲート２０．
２３ 、 インバータ２１，２２ 、マスターフリッ
プフロップを構成し、ＣＭＯ３）ランスミッションゲー
ト２４，２６，２８．３０及びインバータ２５．２７．
２９がスレーブラッチを構成し、インバータ３２と３３
がクロックバッファを構成している。インバータ２５と
２９は互いの帰還用インバータでありデータを保持する
。FIG. 4 is a circuit diagram of one embodiment of the present invention, and FIG. 5 is an operating waveform diagram of one embodiment. In the figure, inverter 19 is a data buffer, CMO5I-transmission gate 20.
23, inverters 21, 22 constitute a master flip-flop, CMO3) transmission gates 24, 26, 28.30 and inverters 25, 27.
29 constitutes a slave latch, and inverters 32 and 33
constitutes a clock buffer. Inverters 25 and 29 are mutual feedback inverters and hold data.
従来と比較して本発明を実現する為に増えた素子数はト
ランスミッションゲート２８と３０の２個のみである。The number of elements increased to realize the present invention compared to the conventional one is only two transmission gates 28 and 30.
第４図の実施例は次の様に動作する。（第５図参照）
クロツタＧＫが“Ｌ′の期間ではトランスミッションゲ
ート２０．２６と３０はオン、トランスミッションゲー
ト２３．２４と２８はオフである。この期間にＤ端子に
人力されたデータはインバータ１９とトランスミッショ
ンゲート２０を経てマスターフリップフロップにロード
され、ｑ及びｘｑのデータが出力待ちとなる。スレーブ
ラッチではマスターフリップフロップからの回線は断た
れ、帰還回路からのデータによってクロックＣＫが“Ｈ
”であった時のデータをホールドし出力している。The embodiment of FIG. 4 operates as follows. (Refer to Fig. 5) During the period when the crosshair GK is "L", the transmission gates 20, 26 and 30 are on, and the transmission gates 23, 24 and 28 are off. During this period, the data input to the D terminal is transferred to the inverter 19. and is loaded into the master flip-flop via the transmission gate 20, and the data of q and xq waits for output.The line from the master flip-flop is cut off at the slave latch, and the clock CK is set to "H" by the data from the feedback circuit.
” is held and output.
クロックＣＫがＨ”の期間ではトランスミッションゲー
ト２０．２６ と３０はオフ、トランスミッションゲー
ト２３，２４と２８はオンである。マスターフリップフ
ロップはデータバッファからの回線は断たれホールド状
態になり、それぞれのスレーブラッチにデータを送る。During the period when the clock CK is "H", transmission gates 20, 26 and 30 are off, and transmission gates 23, 24 and 28 are on.The master flip-flop is in a hold state with the line from the data buffer disconnected, and each slave Send data to the latch.
スレーブラッチでは帰還回線が断たれマスターフリップ
フロップよりロードしたデータを出力する。The slave latch disconnects the feedback line and outputs the data loaded from the master flip-flop.
第６図は本発明の他の実施例の回路図であり、帰還回路
にトランスミッションゲートを使用しない場合である。FIG. 6 is a circuit diagram of another embodiment of the present invention, in which no transmission gate is used in the feedback circuit.
図中、３５，３９．４３はＣＭＯ５）ランスミツシラン
ゲートであり、３４．３６．３７．３８．４０．４１．
４２．４４．４５．４６．４７゜４８はインバータであ
る。インバータ３６と３７．４０と４１．４４と４５は
ラッチを構成しており、＊を付けたインバータ３７，４
１．４５は他のインバータよりも小さいトランジスタで
形成されており、出力ドライブ能力が小さくなっている
０本実施例でも第５図と同様に出力Ｑ、ＱＸの遅延差を
なくすことができる。In the figure, 35, 39.43 are CMO5) Lance Mitsushiran gates, 34.36.37.38.40.41.
42.44.45.46.47°48 is an inverter. Inverters 36, 37, 40, 41, 44, and 45 constitute a latch, and inverters 37, 4 marked with an *
1.45 is formed with transistors smaller than other inverters, and even in this embodiment, which has a smaller output drive capability, it is possible to eliminate the delay difference between the outputs Q and QX as in FIG.
の回路図である。FIG.
ｌ・・・・・データバッファ、
２・・・・・マスターフリップフロップ、３．４ ・
・・・スレーブラッチ、
５・・・・・クロックバッファ。l...Data buffer, 2...Master flip-flop, 3.4.
...Slave latch, 5...Clock buffer.
以上説明した様に本発明によれば、フリップフロップの
ＱとＸＱの出力の伝搬遅延差をなくし、この回路の後段
に接続される論理設計を簡単に行うことが出来る。As described above, according to the present invention, it is possible to eliminate the propagation delay difference between the Q and XQ outputs of a flip-flop, and easily design the logic connected to the subsequent stage of this circuit.
第１図は本発明の原理図、第２図は従来例の回路図、第
３図は従来例の動作波形図、第４図は本発明の一実施例
の回路図、第５図は本発明の一実施例の動作波形図、第
６図は本発明の他の実施例不定＠１＋厚理閉
茅１記
従来側０田譜回
５１−ｚ 回
一μ−週趣量
ポＬ未＋Ｐ１１Ｆ１ｆｔＪイ下膿５形図テ３目
ｖ−４図
摩り仁１１ＪＩ、Ｆｌ−東洞４列め動作二双形ロ不発明
肩也め矢を伊１−回跨図
第Ａ図Fig. 1 is a principle diagram of the present invention, Fig. 2 is a circuit diagram of a conventional example, Fig. 3 is an operation waveform diagram of a conventional example, Fig. 4 is a circuit diagram of an embodiment of the present invention, and Fig. 5 is a circuit diagram of a conventional example. An operation waveform diagram of an embodiment of the invention, FIG. 6 shows another embodiment of the invention unspecified @ 1 + welfare closure 1 conventional side 0 field fu times 51 - z times 1 μ - week amount PO L not + P11F1 ftJ I lower pus type 5 diagram Te 3rd v-4 diagram Marin 11JI, Fl- Higashi-dou 4th row action 2 double lo non-inventive shoulder arrow I1-time straddle diagram Figure A
Claims (1)
）、２つのスレーブラッチ（３、４）とクロックバッフ
ァ（５）を有するトランスミッションゲート型フリップ
フロップであって、 該マスターフリップフロップ（２）内の入力データ（Ｄ
）と同データ（ｑ）と、その反転データ（ｘｑ）をそれ
ぞれのラッチ回路（３、４）で出力する様にしたことを
特徴とするトランスミッションゲート型フリップフロッ
プ。[Claims] Data buffer (1), master flip-flop (2)
), a transmission gate type flip-flop having two slave latches (3, 4) and a clock buffer (5), the input data (D
), the same data (q), and its inverted data (xq) are output from respective latch circuits (3, 4).
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234170A JP2619012B2 (en) | 1988-09-19 | 1988-09-19 | Transmission gate type flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234170A JP2619012B2 (en) | 1988-09-19 | 1988-09-19 | Transmission gate type flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282711A true JPH0282711A (en) | 1990-03-23 |
| JP2619012B2 JP2619012B2 (en) | 1997-06-11 |
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| JP (1) | JP2619012B2 (en) |
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1988
- 1988-09-19 JP JP63234170A patent/JP2619012B2/en not_active Expired - Fee Related
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| US11336271B2 (en) | 2018-10-16 | 2022-05-17 | Sony Semiconductor Solutions Corporation | Data holding circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2619012B2 (en) | 1997-06-11 |
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