JPH0277968A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一情報を複数の記憶回路に格納して処理す
る情報処理装置に係り、特に多面化した記憶回路に格納
した情報の誤り訂正機能を備えた情報処理装置に関する
。

〔従来の技術〕

ある処理を高速に実行しようとする場合、処理機構を多
重化し、前記処理を分割して各機構に割当てる方式を採
用することが多い。特にベクトル処理装置のように、一
連のデータに対して同一の処理を行なう装置において、
その傾向は顕著である。このような処理方式を、要素並
列処理方式と呼ぶ。（以下、要素並列処理方式という）
この技術については１日経エレクトロニクス、１９８７
・１２・２８．第１１５頁から第１１６頁において論じ
られている。

ベクトル処理装置における要素並列処理方式の例として
、同一機能を実行するパイプラインを複数個並列に設け
、一つのベクトル命令の各要素を各々のパイプラインに
割当てて処理する方法が挙げられる２例えば、ベクトル
長８のベクトル命令を４本の並列パイプラインで実行す
る場合、要素番号１，２，３．４のデータを各パイプラ
インに割当て、並列にしかも同時刻で処理させ、次の時
刻（パイプラインの１ステ一ジ分の時間経過後）に、残
りの５．６，７．８番要素を同時に各パイプラインに流
し込んで処理するわけである。尚。

この場合、制御論理の簡単化の為に、４本のパイプライ
ンは同時に動作させることが多い。

このように、要素並列処理方式では、処理機構を多重化
した構成を採用するのが一般的である。

従って要素並列処理方式の装置において、性能向上を図
る場合には、当然その並列度の増加を考えることになる
。

〔発明が解決しようとする課題〕

ところが、上記要素並列処理方式におけるこの並列度の
増加はそのまま金物量の増大につながってしまう。特に
、記憶回路を必要とする機構（例えば、主記憶装置の有
効利用の為のアドレス変換機構など）では、記憶素子数
の増大を招き、これによる物理的制約（実装スペース、
消費電力、冷却能力など）や信頼性の低下が問題になる
。

本発明の目的は、誤り訂正機能付の記憶回路を有する処
理機構を複数個備えた情報処理装置を、性能低下を引き
起こすことなく比較的少量の金物で実現することにある
。

〔課題を解決するための手段〕

ところで、各記憶回路に格納される情報は、通常の処理
に使用されるデータ（例えば、アドレス変換テーブルで
あれば、変換後のアドレスなど）と、該回路内の誤りを
訂正を行なう為のデータ（例えばＥＣＣのチエツクピッ
ト）とに分けられる。

上記目的は、この２種類のデータを分離し、通常の処理
に使用するデータ用の記憶回路（第１記憶回路）は、多
重化した各処理機構毎に設け、−方誤り訂正用データの
記憶回路（第２記憶回路）は複数の処理機構間で共有し
て処理することにより達成される。

〔作用〕

要素並列処理方式におけるアドレス変換テーブルのよう
な機構では、各並列処理機構が該変換テーブルにアクセ
スするアドレス（上位アドレス）は高い確率で一致する
。これは、科学技術計算プログラムで現われる主記憶装
置へのアクセスのアドレスが大部分連続であり、これに
対してアドレス変換の単位が例えば４ＫＢｙｔｅという
様に要素間のアドレスの間隔（例えば８Ｂｙｔｅ）に比
べて充分大きいことから導かれる結論である。

したがって、複数面存在する第１記憶回路に供給された
アドレスの中の−っを選択して第２記憶回路に供給し、
第２記憶回路のデータは、該アドレスと一致するアドレ
スを供給された第１記憶回路のデータに対してのみ有効
となるように制御しても、多くの場合において問題なく
誤り訂正動作を行なうことが可能である。また、第２記
憶回路に供給されたアドレスと一致しないアドレスを供
給された第１記憶回路で誤りが発生した場合には訂正動
作を行なうことは不可能であるが、このような発生する
確率が低い障害に関しては、更に上位のレベルの救済処
置（例えば衆知の技術である命令レベルの再試行など）
により正常動作を保証することが可能である。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第２図に本発明を採用したベクトル処理装置の全体構成
を示す、第２図中、２１はスカラ処理ユニット、２２は
ベクトル命令実行制御装置、２３はアクセス命令処理装
置、２４は演算装置、２５はベクトルレジスタ、２６は
主記憶制御装置、２７は主記憶装置を示す。ここで、２
３，２４．２５の機構は要素並列処理方式により実現さ
れている。

通常の中央処理装置であるスカラ処理ユニット２１から
送られたベクトル命令は、ベクトル命令実行制御装置２
２によって解読され、この結果、該制御装置２２から２
３ないし２４の対応するリソースが起動される。アクセ
ス命令処理装置２３は、ベクトルレジスタ２５と主記憶
装置２７との間のデータ転送を制御するものであり、ベ
クトルレジスタ２５は、複数のベクトルデータを格納す
るものである。主記憶制御装置２６は、アクセス命令処
理装置２３からのアクセス要求を受付け、アクセス要求
に従って主記憶装置２７をアクセスする。

第３図は本発明によるアクセス命令処理装置２３の構成
例を示したものである。アクセス命令処理装置２３内は
、■アドレス計算ステージ、■アドレス変換ステージ、
■例外検出ステージ、■リクエスト送出ステージの４つ
のステージに分割される。また、アクセス命令処理装置
２３は、２本のパイプラインから構成され、割付けられ
た命令に対応する各要素を分割して各パイプラインで処
理する２要素並列処理方式を採っている。これは。

演算装置２４、ベクｌ−ルレジスタ２５に関しても同様
である。つまり、処理する要数数が８個の場合、１，３
，５．７要素をＡ系のパイプラインに、２．４，６．８
要素をＢ系のパイプラインに割付けて並列に処理する方
式である。この時、Ａ系・Ｂ系パイプラインに割付けら
れた１・２要素、３・４要素、５・６要素、７・８要素
は、各々同時に各パイプラインを流れることになる。

第３図において、３００はベクトル命令実行制御装置２
２から送られたアクセス命令のアドレスの基底値を保持
するベースアドレスレジスタＶＥＲであり、３０１は各
ベクトル要素のアドレスを求める為の増分値を保持する
インクリメントアドレスレジスタＶｉＲである。アクセ
ス命令に対応するベクトル要素のアドレスは、奇数番目
の要素と偶数番目の要素を各々Ａ系、Ｂ系のパイプライ
ンで計算する。Ａ系パイプラインで処理するベクトル要
素のアドレスは、第１番目の要素として、ＶＢＲ３００
の値をアドレス加算器３２ａをスルーさせてアドレスレ
ジスタ３３ａにセットし、３番目以降のアドレスは、ア
ドレスレジスタ３３ａとＶ　ｉ　Ｒ３０１をシフタ３１
ａで２倍した値との加算によって順次生成する。一方Ｂ
系パイプラインで処理するベクトル要素のアドレスは、
第２番目の要素をＶＢＲ３００とＶｉＲ３０１との加算
で求め、これをアドレスレジスタ３３ｂにセットし、４
番目以降のアドレスは、アドレスレジスタ３３ｂとＶｉ
Ｒ３０１をシフタ３　ｌ　ｂテ２倍した値との加算によ
って順次生成する。５０は、レジスタ３３ａ・３３ｂに
求めたアドレスの論理アドレスを実アドレスに変換する
アドレス変換機構である。本機構は論理アドレスと実ア
ドレスの対から成る変換テーブル等のハードウェアで実
現する。

更に５ｏ内にはアドレス変換処理において発生したテー
ブル中の１ビット誤りを訂正する機構を備える。３７ａ
・３７ｂはアドレス変換後の実アドレス用レジスタであ
り、３９ａ・３９ｂは変換されたアドレスのアドレッシ
ング例外、記憶保護例外を検出する例外検出機構である
。４０ａ・４０ｂは例外検出処理以降のアドレスを保持
するレジスタであり、ここから主記憶制御装置２６に対
して送出される。３４ａ　・３４ｂ、３８ａ　・３８ｂ
。

４１ａ・４１ｂは、各々３３ａ・３３ｂ、３７ａ・３７
ｂ、４０ａ・４０ｂのレジスタ内のアドレスに対応する
コマンド及びリクエスト・コードを保持する為のレジス
タである。

第１図は、アドレス変換機構５０の詳細構成を示したも
のである。第１記憶回路としてのアドレス変換テーブル
１０ａ・１０ｂ、第２記憶回路としての冗長ビットテー
ブル１２．アドレス比較回路１１ａ・１１ｂ、アドレス
選択回路５２．誤り訂正回路１３ａ・１３ｂから成る。

以下、第１図により、動作を説明する。

Ａ系パイプライ°ンのアドレス加算器３２ａで計算され
、レジスタ３３ａを経たアドレス５１ａは、上位アドレ
ス（例えば４ＫＢｙｔｅ以上）５１ａＵと下位アドレス
（４ＫＢｙｔｅ内）とに分解され、上位アドレス５１ａ
Ｕはアドレス変換テーブル１０ａに供給されるとともに
、アドレス比較回路１１ａ、アドレス選択回路５２に供
給される。

また、Ｂ系パイプラインのアドレス加算器３２ｂで計算
され、レジスタ３３ｂを経たアドレス５１ｂも、上位ア
ドレス５１ｂＵと下位アドレス５１ｂＬに分解し、上位
アドレス５１ｂＵはアドレス変換テーブル１０ｂ、アド
レス比較回路１１ｂおよびアドレス選択回路５２に供給
される。一方、冗長ビットテーブル１２に対するアドレ
ス５４は選択回路５２においてフリップ・フロップ５３
の示す内容により、Ａ系パイプラインの上位アドレス５
１ａＵか、Ｂ系パイプラインの上位アドレス５１ｂＵを
選択して供給される。また、アドレス５４は、アドレス
比較回路１１ａ・ｌｌｂにも供給される。その後、各テ
ーブル１０ａ・１０ｂ・１２から論理アドレスに対応す
る実アドレス５５ａ・５５ｂ及び該実アドレスの誤り訂
正を行なう為の冗長ビット５７が読出され、誤り訂正回
路１３ａ・１３ｂに供給される。この誤り訂正回路１３
ａ・１３ｂにおいて、１ビット誤りの有無がチエツクさ
れ、もし誤りがあれば訂正が行なわれ、訂正後の実アド
レス５８ａ・５８ｂが送出される。

このアドレス５８ａ・５８ｂは、上位アドレスであり、
先に記述した各々の下位アドレス５１ａＬ・５１ｂＬと
連結され、パイプラインの次のステージに送出される。

但し、冗長ビットテーブルの読出データが有効なのは、
冗長ビットテーブルに対するアドレスと同じアドレスが
供給されたアドレス変換テーブルからの読出データ（実
アドレス）に対してである。このアドレスの一致を検出
する回路がｌｌａ・ｌｌｂであり、一致したことを示す
この回路の出力信号５６ａ・５６ｂにより、訂正動作を
制御する。該信号が′１′であれば、訂正動作を行ない
、′０″であれば、訂正動作を抑止する。また、１３ａ
　・１３ｂには、１０ａ・１０ｂから読出したデータの
パリティチエツク（ＥＣＣとは別の機構）により、１２
からの読出データとは独立に誤りを検出する機構も備え
ている。

これは、アドレス比較回路１１ａもしくはｌｌｂで一致
を検出しなかった系の変換テーブル内の誤りを検出する
為の機構である。しかし、本誤りを検出した場合には、
本方法による救済できない。

この誤り訂正不可が発生した場合は、更に上位レベルの
救済措置１例えば命令レベルの再試行または、プログラ
ムの再実行などにより対処する必要がある。しかし、本
実施例のような要素並列処理において、Ａ系とＢ系パイ
プラインのアドレスは連続する（例えば８Ｂｙｔｅ毎）
ことが多く、また一方では、変換テーブルの変換単位が
少くとも４ＫＢｙｔｅ程度と大きいことから、殆どの場
合はＡ系とＢ系パイプラインの同一ステージを流れてい
るアドレスは一致することになり、実動作上問題にはな
らない。

また、変換テーブル内に固定的な故障が存在している場
合には、フロップ・フロップ５３により　４優先的に該
故障変換テーブルのアドレスを冗長ビットテーブルに供
給することにより、システムの信頼性を高めることも可
能である。

以上説明したように、２面のアドレス変換テーブルに対
して、１面の冗長ビットテーブルを備える構成により、
殆どの場合の１ビット誤りを訂正する誤り訂正機構が実
現可能となり、冗長ビット用記憶回路の金物量を半分に
削減することが可能になる。尚、本実施例では要素並列
度を２としたが、更に並列度を上げた場合にも本方式は
有効である。

〔発明の効果〕

本発明によれば、複数個の第１記憶回路より少数の第２
記憶回路を設ける構成において、高い確率で完全な機能
を提供することができるので、記憶回路を実現する金物
量を （第２記憶回路の金物量×（第１記憶回路数−第２記憶
回路数）） の分だけ削減することが可能となる。

【図面の簡単な説明】

第１図は本発明によるアドレス変換機構の一実施例を示
すブロック図、第２図はベクトル処理装置の構成図、第
３図はアクセス命令処理装置の構成図である。 １０ａ、１０ｂ・・・アドレス変換テーブル、１２・・
・冗長ビットテーブル。 １１ａ、ｌｌｂ・・・アドレス比較回路、１３ａ、１３
ｂ・・・誤り訂正回路、 ５０・・・アドレス変換機構。 第　１　図 ８２図

Claims (1)

【特許請求の範囲】
1. １、同一の第１情報を、複数個の第１記憶回路に多面化
   して格納する第１記憶機構と、第１情報を補う為の第２
   情報を格納する第２記憶回路を１ないし複数個備えた第
   ２記憶機構とを有する情報処理装置において、複数個の
   第１記憶回路を参照する複数個のアドレスの中から、一
   つのアドレスを選択して第２記憶回路に供給する手段を
   具備し、第２記憶回路からの読出情報を、第２記憶回路
   に供給されたアドレスと同一のアドレスが供給された第
   １記憶回路からの読出情報だけに付加する制御手段を備
   えることを特徴とする情報処理装置。