JPH0277945A - Trace device - Google Patents
Trace deviceInfo
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- JPH0277945A JPH0277945A JP63230708A JP23070888A JPH0277945A JP H0277945 A JPH0277945 A JP H0277945A JP 63230708 A JP63230708 A JP 63230708A JP 23070888 A JP23070888 A JP 23070888A JP H0277945 A JPH0277945 A JP H0277945A
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- trace
- data
- memory
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- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
［概要］
デバッグ装置内のトレースメモリにトレースデータを格
納するトレース装置に関し、
デバッグ装置内のトレースメモリに不必要なトレースデ
ータを格納せず、必要なトレースデータを格納すること
により、該トレースメモリを有効に利用することができ
るトレース装置を提供することを目的とし、
デバッグ装置内に設けられプロセッサのプログラムカウ
ンタからのトレースデータを格納しフラグビットを有す
るトレースレジスタと、前記フラグビットの値により前
記トレースレジスタからトレースデータが格納されるト
レースメモリと、トレースの禁止を指示するトレースデ
ータを格納し、該トレースデータを有効または無効にす
る有効ビットを有するトレース禁止テーブルと、トレー
スの禁止解除を指示するトレースデータを格納し、該ト
レースデータを有効または無効とする有効ビットを有す
る゛トレース禁止解除テーブルと、前記トレース禁止テ
ーブルまたはトレース禁止解除テーブルの前記各トレー
スデータと前記トレースレジスタ内のトレースデータと
を比較して前記フラグビットを設定する比較回路と、で
構成した。[Detailed Description of the Invention] [Summary] Regarding a trace device that stores trace data in a trace memory within a debug device, storing necessary trace data without storing unnecessary trace data in the trace memory within the debug device. The purpose of the present invention is to provide a trace device that can effectively utilize the trace memory, and includes a trace register that is provided in a debug device and stores trace data from a program counter of a processor and has a flag bit; a trace memory that stores trace data from the trace register according to the value of a flag bit; a trace prohibition table that stores trace data that instructs to inhibit tracing and has a valid bit that enables or disables the trace data; a trace prohibition cancellation table that stores trace data instructing cancellation of prohibition and has a valid bit for validating or invalidating the trace data; and the trace prohibition table or each trace data of the trace prohibition cancellation table and the trace register. and a comparison circuit that sets the flag bit by comparing the trace data within.
［産業上の利用分野］
本発明は、デバッグ装置内のトレースメモリにトレース
データを格納するトレース装置に関する。[Industrial Field of Application] The present invention relates to a trace device that stores trace data in a trace memory within a debug device.
一般に、プロセッサからデバッグ装置に送出されるトレ
ースデータは、すべてデバッグ装置内のトレースメモリ
に格納される。したがって、トレースメモリの最終アド
レスにトレースデータが格納されると、次のトレースデ
ータは再びトレースメモリの先頭アドレスから格納され
、すでに格納されていた以前のトレースデータは失われ
てしまう。また、トレースデータのすべてが必ずしも必
要なデータであるとは限らない。すなわち、デバッグ装
置内のトレースメモリが不必要なトレースデータで占め
られ、必要なトレースデータが得られない可能性がある
。Generally, all trace data sent from a processor to a debug device is stored in a trace memory within the debug device. Therefore, when trace data is stored at the final address of the trace memory, the next trace data is stored again from the first address of the trace memory, and the previous trace data that was already stored is lost. Furthermore, not all trace data is necessarily necessary data. That is, there is a possibility that the trace memory in the debug device is occupied by unnecessary trace data, and necessary trace data cannot be obtained.
このため、デバッグ装置内のトレースメモリに格納する
トレースデータを必要に応じて選択し、トレースメモリ
を有効に利用するトレース装置が必要である。Therefore, there is a need for a trace device that selects trace data to be stored in a trace memory within a debugging device as necessary and effectively utilizes the trace memory.
［従来の技術］
従来のトレース装置としては、例えば第４図に示すよう
なものがある。[Prior Art] As a conventional tracing device, there is one shown in FIG. 4, for example.
第４図において、２１はプロセッサ、２２はプロセッサ
２１内に設けられたプログラムカウンタである。また、
２４はデバッグ装置であり、デバッグ装置２４内にはト
レースデータ２３が格納されるトレースメモリ２５が設
けられている。In FIG. 4, 21 is a processor, and 22 is a program counter provided within the processor 21. Also,
24 is a debug device, and the debug device 24 is provided with a trace memory 25 in which trace data 23 is stored.
ここで、プロセッサ２１からのトレースデータ２３はす
べてデバッグ装置２４内のトレースメモリ２５に格納さ
れる。すなわち、プロセッサ２１内のプログラムカウン
タ２２の内容をそれが更新されるたびごとにトレースデ
ータ２３としてデバッグ装置２４へ送出し、デバッグ装
置２４内のトレースメモリ２５に順次格納する。Here, all trace data 23 from the processor 21 is stored in a trace memory 25 within the debug device 24. That is, the contents of the program counter 22 in the processor 21 are sent to the debug device 24 as trace data 23 every time the contents are updated, and are sequentially stored in the trace memory 25 in the debug device 24.
［発明が解決しようとする課題］
しかしながら、このような従来のトレース装置にあって
は、大量にトレースデータをとる場合、デバッグ装置内
のトレースメモリの最終アドレスにトレースデータが格
納されると次のトレースデータからは再びトレースメモ
リの先頭アドレスから順次格納され、すでに格納されて
いた以前のトレースデータは失われる。[Problems to be Solved by the Invention] However, in such conventional trace devices, when a large amount of trace data is collected, once the trace data is stored at the final address of the trace memory in the debug device, the next The trace data is stored again sequentially from the top address of the trace memory, and the previously stored trace data is lost.
トレースデータのすべては必要とせず、かつ必要な二つ
のトレースデータ間に大量に不必要なトレースデータが
混入する場合、デバッグ装置内のトレースメモリに格納
されたトレースデータが必要なトレースデータをすべて
含んでいるとは限らず、必要なトレースデータが不必要
なトレースデータにより失われてしまうという問題点が
あった。If you do not need all of the trace data, and a large amount of unnecessary trace data is mixed in between two pieces of trace data that you need, the trace data stored in the trace memory in the debug device may contain all the necessary trace data. However, there is a problem in that necessary trace data is lost due to unnecessary trace data.
本発明は、上記問題点に鑑みてなされたものであって、
デバッグ装置内のトレースメモリに不必要なトレースデ
ータを格納せず、必要なトレース −データを格
納することにより、トレースメモリを有効に利用するこ
とができるトレース装置を提供することを目的としてい
る。The present invention has been made in view of the above problems, and includes:
It is an object of the present invention to provide a trace device that can effectively utilize a trace memory by storing necessary trace data without storing unnecessary trace data in the trace memory within the debug device.
［課題を解決するための手段］ 第１図は本発明の基本構成図である。[Means to solve the problem] FIG. 1 is a basic configuration diagram of the present invention.
第１図において、２はデバッグ装置、５はデバッグ装置
２内に設けられプロセッサ１のプログラムカウンタ３か
らのトレースデータ４を格納しフラグビット６を有する
トレースレジスタ、１２は前記フラグビット６の値によ
り前記トレースレジスタ５からトレースデータ４が格納
されるトレースメモリ、７はトレースの禁止を指示する
トレースデータ４を格納し、該トレースデータ４を有効
または無効にする有効ビット８を有するトレース禁止テ
ーブル、９はトレースの禁止解除を指示するトレースデ
ータ４を格納し、該トレースデータ４を有効または無効
とする有効ビット１０を有するトレース禁止解除テーブ
ル、１１は前記トレース禁止テーブル７またはトレース
禁止解除テーブル９の前記各トレースデータ４と前記ト
レースレジスタ５内のトレースデータ４とを比較して前
記フラグビット６を設定する比較回路である。In FIG. 1, 2 is a debug device, 5 is a trace register which is provided in the debug device 2 and stores trace data 4 from the program counter 3 of the processor 1 and has a flag bit 6, and 12 is a trace register which is provided in the debug device 2 and has a flag bit 6. A trace memory 7 stores the trace data 4 from the trace register 5; a trace prohibition table 7 stores the trace data 4 instructing the prohibition of tracing, and has a valid bit 8 for validating or invalidating the trace data 4; 11 is a trace prohibition release table that stores trace data 4 that instructs trace prohibition cancellation and has a valid bit 10 that makes the trace data 4 valid or invalid; This is a comparison circuit that compares each trace data 4 with the trace data 4 in the trace register 5 and sets the flag bit 6.
［作用］
本発明においては、プロセッサからのトレースデータを
デバッグ装置内のトレースレジスタに格納し、フラグビ
ットの値により有効ビットが示すトレース禁止テーブル
またはトレース禁止解・除テーブルの内容と、トレース
レジスタの内容を比較回路で比較し、その比較結果によ
りフラグビットを設定し、フラグビットの値によりトレ
ースレジスタの内容をトレースメモリに格納する。[Operation] In the present invention, trace data from the processor is stored in a trace register in a debug device, and the contents of the trace prohibition table or the trace prohibition release/removal table indicated by the valid bit are determined by the value of the flag bit and the contents of the trace register. The contents are compared by a comparison circuit, a flag bit is set according to the comparison result, and the contents of the trace register are stored in the trace memory according to the value of the flag bit.
したがって、必要なトレースデータだけをトレースメモ
リに格納することができるので、トレースメモリを有効
に活用することができる。Therefore, since only necessary trace data can be stored in the trace memory, the trace memory can be used effectively.
［実施例］ 以下、本発明の実施例を図面に基づいて説明する。[Example] Embodiments of the present invention will be described below based on the drawings.
第２図は本発明の一実施例を示す図である。FIG. 2 is a diagram showing an embodiment of the present invention.
まず、構成を説明すると、第２図において、１はプロセ
ッサであり、プロセッサ１内にはプログラムカウンタ３
が設けられている。２はデバッグ装置であり、デバッグ
装置２内には、トレースレジスタ５、トレースメモリ１
２、トレース禁止テーブル７、トレース禁止解除テーブ
ル９および比較回路１１が、それぞれ設けられる。First, to explain the configuration, in FIG. 2, 1 is a processor, and inside the processor 1 is a program counter 3.
is provided. 2 is a debug device, and the debug device 2 includes a trace register 5 and a trace memory 1.
2, a trace prohibition table 7, a trace prohibition release table 9, and a comparison circuit 11 are provided, respectively.
トレースレジスタ５はフラグビット６を有し、フラグビ
ット６がＯ″のとき、プログラムカウンタ３からトレー
スレジスタ５内に格納されたトレースデータ４がトレー
スメモリ１２両に格納される。The trace register 5 has a flag bit 6, and when the flag bit 6 is O'', the trace data 4 stored in the trace register 5 from the program counter 3 is stored in the trace memory 12.
また、フラグビット６が４１１ ＩＩのときは、トレー
スデータ４はトレースメモリ１２内には格納されない。Further, when flag bit 6 is 411 II, trace data 4 is not stored in trace memory 12.
トレース禁止テーブル７内にはトレースを禁止するトレ
ースデータ４が格納され、有効ビット８により、そのト
レースデータ４を有効とするかまたは無効とする。例え
ば、図中、（０１００）のトレースデータ４は有効ビッ
ト８を“１″としているので有効とされ、（０１０１）
のトレースデータ４は有効ビット８を“Ｏ″としている
ので無効とされる。Trace data 4 for which tracing is prohibited is stored in the trace prohibition table 7, and the trace data 4 is made valid or invalid according to the valid bit 8. For example, in the figure, trace data 4 at (0100) is considered valid because valid bit 8 is set to “1”, and trace data 4 at (0101)
The trace data 4 has the valid bit 8 set to "O" and is therefore invalid.
トレース禁止解除テーブル９内にはトレースの禁止を解
除するトレースデータ４が格納され、有効ビット１０に
よりそのトレースデータ４を有効とするかまたは無効と
する。例えば、図中（０１０２＞のトレースデータ４は
有効ビット１０を“０９９としているので無効とされ、
（１０００）のトレースデータ４は有効ビット１０を１
゛′としているので有効とされる。Trace data 4 for canceling the prohibition of tracing is stored in the trace prohibition cancellation table 9, and the trace data 4 is made valid or invalid by the valid bit 10. For example, trace data 4 of (0102> in the figure is invalid because the valid bit 10 is "099".
(1000) trace data 4 has valid bit 10 set to 1
゛′, so it is considered valid.
比較回路１１はフラグビット６がＯ″のとき、トレース
禁止テーブル７内の有効ビット８が“１゛′のトレース
データ４と、トレースレジスタ５内のトレースデータ４
とを比較し、一致した場合に、フラグビット６を“１パ
にセットする。When the flag bit 6 is O'', the comparison circuit 11 compares the trace data 4 whose valid bit 8 in the trace prohibition table 7 is ``1'' and the trace data 4 in the trace register 5.
If they match, flag bit 6 is set to "1".
また、比較回路１勺はフラグビット６が“１゛′のとき
、トレース禁止解除テーブル９内の有効ビット１０が“
１″であるトレースデータ４と、トレースレジスタ５内
のトレースデータ４とを比較し、一致した場合、フラグ
ビット６をＯ″にセットする。フラグビット６が“Ｏｐ
ｔのときトレースデータ４は、トレースメモリ１２内に
格納される。Furthermore, when the flag bit 6 of the comparator circuit 1 is “1”, the valid bit 10 in the trace prohibition release table 9 is “1”.
The trace data 4 which is 1'' is compared with the trace data 4 in the trace register 5, and if they match, the flag bit 6 is set to O''. Flag bit 6 is “Op”
At time t, trace data 4 is stored in trace memory 12.
次に、作用を説明する。Next, the effect will be explained.
デバッグ装置２内のトレース禁止テーブル７に不必要な
トレースデータの先頭のデータを、トレース禁止解除テ
ーブル９にトレースを再開するデータをそれぞれセット
し、必要に応じて有効ビット８，１０を“１″または“
Ｏパにセットする。Set the head data of unnecessary trace data in the trace prohibition table 7 in the debug device 2, set the data for restarting tracing in the trace prohibition release table 9, and set valid bits 8 and 10 to "1" as necessary. or"
Set it to Opa.
またフラグビット６を″“０″にセットする。Also, flag bit 6 is set to ``0''.
以上の初期設定を行なった後、トレース機能を作動させ
る。After making the above initial settings, activate the trace function.
プロセッサ１内のプログラムカウンタ３から送出された
トレースデータ４はデパック装置２内のトレースレジス
タ５に格納され、フラグビット６の値によりトレース禁
止テーブル７またはトレース禁止解除テーブル９のいず
れかのトレースデータ４と比較する。フラグビット６が
“ＯＩｆの場合、トレースレジスタ５のトレースデータ
４はトレース禁止テーブル７内の有効ビット８が“１″
であるトレースデータ４と、比較回路１１において比較
され、一致した場合はフラグビット６を“１″にセット
する。Trace data 4 sent from program counter 3 in processor 1 is stored in trace register 5 in depacking device 2, and trace data 4 is stored in either trace prohibition table 7 or trace prohibition release table 9 depending on the value of flag bit 6. Compare with. When flag bit 6 is “OIf”, trace data 4 in trace register 5 has valid bit 8 in trace prohibition table 7 as “1”.
The trace data 4 is compared with the trace data 4 in the comparison circuit 11, and if they match, the flag bit 6 is set to "1".
また、フラグビット６が“１″の場合、トレースレジス
タ５のトレースデータ４は、トレース禁止解除テーブル
９内の有効ビット１０が“１″であるトレースデータ４
と、比較回路１１において比較され、一致した場合はフ
ラグビット６を“Ｏｍｅにセットする。Furthermore, when the flag bit 6 is "1", the trace data 4 in the trace register 5 is the trace data 4 whose valid bit 10 in the trace prohibition release table 9 is "1".
are compared in the comparison circuit 11, and if they match, the flag bit 6 is set to "Ome".
上記のようにしてトレースレジスタ５のトレースデータ
４と、トレース禁止テーブル７またはトレース禁止解除
テーブル９のいずれかのトレースデータ４との比較が行
なわれた後のフラグビット６が“Ｏｎの場合、トレース
レジスタ５のトレースデータ４をトレースメモリ１２に
格納する。すなわち、プロセッサ１からのトレースデー
タ４が選択されてデバッグ装置２内のトレースメモリ１
２に格納される。If the flag bit 6 is “On” after the trace data 4 of the trace register 5 is compared with the trace data 4 of either the trace prohibition table 7 or the trace prohibition release table 9 as described above, the trace data 4 of the trace register 5 is The trace data 4 in the register 5 is stored in the trace memory 12. That is, the trace data 4 from the processor 1 is selected and stored in the trace memory 1 in the debug device 2.
2.
次に、第３図は本発明の動作を示すタイムチャートであ
り、プロセッサ１からのトレースデータ４とデバッグ装
置２内のフラグビット６およびトレースメモリ１２のト
レースデータ４を示したものである。Next, FIG. 3 is a time chart showing the operation of the present invention, showing trace data 4 from processor 1, flag bit 6 in debug device 2, and trace data 4 in trace memory 12.
プロセッサ１からデバッグ装置２内のトレースレジスタ
５にトレースデータａが格納された時のフラグビット６
の値をｂに、トレースレジスタ５のトレースデータとト
レース禁止テーブル７またはトレース禁止解除テーブル
９のいずれかのトレースデータとを比較回路１１で比較
した結果をセットしたフラグビット６の値をＣに、トレ
ースレジスタ５からトレースメモリ１２に格納されるト
レースデータをｄに、それぞれ示している。Flag bit 6 when trace data a is stored from processor 1 to trace register 5 in debug device 2
The value of flag bit 6 is set to b, and the value of flag bit 6 is set to the result of comparing the trace data of trace register 5 with the trace data of either trace prohibition table 7 or trace prohibition release table 9 by comparison circuit 11. Trace data stored in the trace memory 12 from the trace register 5 is shown in d.
第３図においては、Ｔ２から１’−ｎの間、フラグビッ
ト６が“１″であるので（Ｃ）、トレースメモリ１２へ
の格納データｄは存在しない。In FIG. 3, since the flag bit 6 is "1" from T2 to 1'-n (C), there is no data d stored in the trace memory 12.
すなわち、ＴＯの（００００）のデータとＴ１の（００
０１）のデータは、トレース禁止テーブル７内の有効ビ
ットが“１″の（０１００）のデータと一致しないので
、フラグビット６は０゛′であり（Ｃ）、トレースメモ
リ１２内に格納される。次に、Ｔ２の（０１００）のデ
ータはトレース禁止テーブル７の（０１００）のデータ
と一致するので、フラグビット６は“１″となり（Ｃ）
、トレースメモリ１２には格納されない。In other words, the (0000) data of TO and the (0000) data of T1
Since the data 01) does not match the data (0100) whose valid bit in the trace prohibition table 7 is "1", the flag bit 6 is 0'' (C) and is stored in the trace memory 12. . Next, since the data at (0100) in T2 matches the data at (0100) in the trace prohibition table 7, flag bit 6 becomes “1” (C).
, are not stored in the trace memory 12.
次に、■３〜Ｔｎのデータはトレース禁止解除テーブル
９内の有効ビット１０が“１″である（１０００）のデ
ータとは一致しないので、フラグビット６は“１″のま
まであり（ｃ）、トレースメモリ１２には格納されない
。Ｔｎ＋１の（１０００）のデータは、トレース禁止解
除テーブル９の（１０００）のデータと一致するので、
フラグビット６は“Ｏｍｅとなり（ｃＬ トレースメモ
リ１２内に格納される。Next, the data from ■3 to Tn does not match the data (1000) in which the valid bit 10 in the trace prohibition release table 9 is “1”, so the flag bit 6 remains “1” (c ), are not stored in the trace memory 12. Since the data at (1000) of Tn+1 matches the data at (1000) of the trace prohibition release table 9,
Flag bit 6 becomes “Ome” (stored in cL trace memory 12).
このように、プロセッサ１からのトレースデータ４を必
要に応じて選択することができるので、トレースメモリ
１２を有効に活用することができる。また、有効ビット
８，１０の“１′′または“０″の設定によりトレース
データ４の選択条件を簡単に変更することができる。In this way, the trace data 4 from the processor 1 can be selected as needed, so the trace memory 12 can be used effectively. Furthermore, the selection conditions for the trace data 4 can be easily changed by setting the valid bits 8 and 10 to "1" or "0".
［発明の効果］
以上説明してきたように、本発明によれば、デバッグ装
置内のトレースメモリに格納するトレースデータを格納
するか否か指示するようしたため、必要なトレースデー
タだけをトレースメモリ内に格納することができ、トレ
ースメモリを有効に活用することができる。[Effects of the Invention] As described above, according to the present invention, since an instruction is given as to whether or not to store trace data in the trace memory in the debug device, only necessary trace data can be stored in the trace memory. trace memory can be used effectively.
第１図は本発明の基本構成図、
第２図は本発明の一実施例を示すブロック図、第３図は
動作を説明するためのタイムチャート、第４図は従来例
を示すブロック図である。
図中、
１・・・プロセッサ、
２・・・デバッグ装置、
３・・・プログラムカウンタ、
４・・・トレースデータ、
５・・・トレースレジスタ、
６・・・フラグビット、
７・・・トレース禁止テーブル、
８．１０・・・有効ビット、
９・・・トレース禁止解除テーブル、
１１・・・比較回路、
１２・・・トレースメモリ。Fig. 1 is a basic configuration diagram of the present invention, Fig. 2 is a block diagram showing an embodiment of the present invention, Fig. 3 is a time chart for explaining the operation, and Fig. 4 is a block diagram showing a conventional example. be. In the figure, 1...Processor, 2...Debug device, 3...Program counter, 4...Trace data, 5...Trace register, 6...Flag bit, 7...Trace prohibition Table, 8.10...Valid bit, 9...Trace inhibition release table, 11...Comparison circuit, 12...Trace memory.
Claims (1)
ログラムカウンタ（３）からのトレースデータ（４）を
格納しフラグビット（６）を有するトレースレジスタ（
５）と、前記フラグビット（６）の値により前記トレー
スレジスタ（５）からトレースデータ（４）が格納され
るトレースメモリ（１２）と、トレースの禁止を指示す
るトレースデータ（４）を格納し、該トレースデータ（
４）を有効または無効にする有効ビット（８）を有する
トレース禁止テーブル（７）と、トレースの禁止解除を
指示するトレースデータ（４）を格納し、該トレースデ
ータ（４）を有効または無効とする有効ビット（１０）
を有するトレース禁止解除テーブル（９）と、前記トレ
ース禁止テーブル（７）またはトレース禁止解除テーブ
ル（９）の前記各トレースデータ（４）と前記トレース
レジスタ（５）内のトレースデータ（４）とを比較して
前記フラグビット（６）を設定する比較回路（１１）と
、を備えたことを特徴とするトレース装置。A trace register (4) provided in the debug device (2) that stores trace data (4) from the program counter (3) of the processor (1) and has a flag bit (6).
5), a trace memory (12) that stores trace data (4) from the trace register (5) according to the value of the flag bit (6), and a trace memory (12) that stores trace data (4) that instructs to prohibit tracing. , the trace data (
A trace prohibition table (7) having a valid bit (8) for enabling or disabling 4) and trace data (4) for instructing cancellation of trace inhibition, and for enabling or disabling the trace data (4). Valid bits (10)
a trace prohibition release table (9) having a trace prohibition table (9), each of the trace data (4) of the trace prohibition table (7) or the trace prohibition release table (9), and the trace data (4) in the trace register (5). A tracing device comprising: a comparison circuit (11) that compares and sets the flag bit (6).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230708A JPH0277945A (en) | 1988-09-14 | 1988-09-14 | Trace device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63230708A JPH0277945A (en) | 1988-09-14 | 1988-09-14 | Trace device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277945A true JPH0277945A (en) | 1990-03-19 |
Family
ID=16912067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63230708A Pending JPH0277945A (en) | 1988-09-14 | 1988-09-14 | Trace device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277945A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009157827A (en) * | 2007-12-27 | 2009-07-16 | Toppan Printing Co Ltd | Ic medium, ic medium control program, execution information reading method |
-
1988
- 1988-09-14 JP JP63230708A patent/JPH0277945A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009157827A (en) * | 2007-12-27 | 2009-07-16 | Toppan Printing Co Ltd | Ic medium, ic medium control program, execution information reading method |
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