JPH0275086A - Picture processor - Google Patents
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Landscapes
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 (第4.5図)発明が解決
しようとする課題
課題を解決するための手段
作用
実施例
本発明の一実施例 (第1〜・3図)発明の効果
((既要〕
画像処理装置に関し2、
画像用デュアルボー)DRAMと標準DRAMの混存す
るメモリシステムの効率を高め、かつ低コストの画像処
理装置を提供することを目的とし、。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Field of Application Prior Art (Figure 4.5) Problems to be Solved by the Invention Examples of Means and Actions for Solving the Problems One Embodiment of the Invention ( Figures 1 to 3) Effects of the invention ((Existing) Regarding image processing device 2. Dual baud for images) Improving the efficiency of a memory system in which DRAM and standard DRAM coexist and providing a low-cost image processing device. The purpose is to.
画像用メモリとしてビデオRAMを用い、該ビデオRA
Mに必要な画像情報を記憶させて画像処理を行う画像処
理装置において、前記画像メモリを、画像用デエアルボ
ー+−DR入Mおよび標準DRAMで構成し、画像用デ
ュアルボー)DRAMは画像表示領域に対応させ、標#
DRAMはバッファ領域に対応させるとともに、画像用
メモリに情報を書込むときのアドレスに基づいて画像表
示領域あるいはバッファ領域の1つを判別する領域判別
手段と、判別手段の出力に基づき画像用デュアルポーー
1−DRAMおよび標ンp D RA Mについて対応
する所定の書込みシーケンスをそれぞれ別々に選択し、
画像用メモリへの書込みを制御する書込み制御手段と、
を設けるように構成する。A video RAM is used as an image memory, and the video RAM
In an image processing device that performs image processing by storing necessary image information in M, the image memory is composed of an M with an image DARBO+-DR and a standard DRAM, and the DRAM for images is configured in an image display area. Correspond and mark #
The DRAM corresponds to the buffer area, and also has an area determination means for determining either the image display area or the buffer area based on the address when writing information to the image memory, and an image dual port based on the output of the determination means. 1- select corresponding predetermined write sequences for DRAM and standard pDRAM, respectively;
a write control means for controlling writing to the image memory;
The system is configured to provide the following.
〔産業上の利用分野]
本発明は、画像処理装置に係り、詳し2くは画像用デュ
アルポートDRAMと標準DRAMが混在メモリシステ
ムの効率向りを図った画像処理装置に関する。[Industrial Application Field] The present invention relates to an image processing device, and more particularly, to an image processing device in which a dual-port image DRAM and a standard DRAM are used to improve the efficiency of a mixed memory system.
最近のLSI技術の著しい発展を反映して、画像処理の
分野でも、■−5SI化の検討が盛んに行われるように
なった。画像信号の大きな特長は、25淡や色調を表す
ビット数を有した画素が2次元配列されているために、
処理すべきデータ星が非常に多い。Reflecting the recent remarkable development of LSI technology, the use of ■-5SI has been actively studied in the field of image processing as well. The major feature of the image signal is that pixels with a number of bits representing 25 shades and tones are arranged in a two-dimensional manner.
There are so many data stars to process.
(従来の技術〕
一般のフレーム・メモリでは1両面分の映像413号ず
べて(同期信号なども含む)、あるいは少なくとも映像
信号のうち実際に表示される(帰線消去期間などを除く
)範囲すべてがメモリに取り込まれる。また、画像処理
に使うビデオRAMでは1、一画面よりも広いメモリ領
域をもち、その中の一部を実際の画面に割り当てること
がよく行われる。(Prior art) In a general frame memory, all of the video No. 413 for one side (including synchronization signals, etc.), or at least the entire range of the video signal that is actually displayed (excluding the blanking period, etc.) The video RAM used for image processing has a memory area larger than one screen, and a portion of it is often allocated to the actual screen.
このようにすれば、映像信号のもつ情報を有効に使・う
ことができるからである。This is because the information contained in the video signal can be used effectively.
このようなビデオRAMに用いられるものどしては、第
1に画像用デエアルボ−)、DRAM(ないし単にデュ
アルポートDRAMと呼ぶこともある)がある。このD
RAMは、通常の読み書きを行うランダムボー1−と、
ビデオ表示のためのデータをシリアルに高速に読み出す
ことができるシリアルボートを持っている。また、第2
に標Y$DRAMがあり、これは画像用に開発をされた
ものではなく、通常の汎用的なりRAMのことである。The first type of video RAM used is an image DRAM (or DRAM (sometimes simply called a dual port DRAM)). This D
RAM is a random baud 1- for normal reading and writing,
It has a serial port that can read data serially at high speed for video display. Also, the second
There is a standard Y$DRAM, which is not developed for image use, but is a general-purpose RAM.
ビデオRA Mをグラフィック装置で使用する場合、ビ
デオRAMのすべての領域が表示可能である必要はない
場合がある。表示可能でない領域はバッファ領域として
使用され、場合によっては表示領域の8倍ないしはそれ
以、J二のバッファ領域を持つこともある。表示領域を
画像用デュアルポー)DRAMで構成したとしても、バ
ッファ領域は標準DRAMで構成することもある。これ
は、標準DRAMの方がコストが低いからである。した
がって、画像処理装置では、ビデオRAMとして画像用
デュアルポー11)RAMと標準DRAMとを混在して
使用していた。When video RAM is used in a graphics device, not all areas of video RAM may need to be displayable. The non-displayable area is used as a buffer area, and in some cases, it may have a buffer area that is 8 times or more than the display area, or J2 times. Even if the display area is configured with an image dual-port DRAM, the buffer area may be configured with a standard DRAM. This is because standard DRAMs are cheaper. Therefore, in image processing apparatuses, a dual port 11) RAM for images and a standard DRAM have been used in combination as video RAM.
(発明が解決しようとする課題]
しかしながら、このよ・うな画像処理装置にあっては、
画像用デエアルボ−1−D RA Mと標ij [I
RAMとをン昆在して使用する構成となっていたため、
特に両者の書込みシーケンスが責なることから、画像処
理の効率が悪いという問題点があった。(Problem to be solved by the invention) However, in such an image processing device,
Imaging D-Arbor-1-D RAM Marked ij [I
Because it was configured to use both RAM and RAM,
In particular, since both write sequences are responsible, there is a problem in that the efficiency of image processing is low.
すなわち、標準DRAMの1ワード中の特定のビット位
置のみに書込みを行う場合、まず、占込みを行うアドレ
スの1ワードを読出し、読出し2だデータの特定のビッ
ト位置のみの値を変更し、その結果を元のアドレスへ書
込むというシーケンスを実行しなければならない。それ
に対し、画像用デュアルポートDRAMは書込むビット
位置を指定した書込みマスクと書込みデータをマルヂブ
レソクスして入力することで、1ワード中の特定のビッ
ト位置に書込みを行うことができる。That is, when writing only to a specific bit position in one word of a standard DRAM, first read one word of the address to be occupied, change the value of only the specific bit position of the read data, and write the data. The sequence must be executed to write the result to the original address. On the other hand, in a dual-port image DRAM, writing can be performed at a specific bit position in one word by inputting a write mask specifying the bit position to be written and write data after multi-breathing.
第4.5図にそれぞれの書込みシーケンスのタイミング
を示す。第4図は画像用デフ6アルボーI・DRAMの
場合であり、RAS信号の立下りでラスクアドレスと書
込みマスクを入力し、CAS信−号の立下りで、コラム
アドレス、データおよびW E信号(ライトイネーブル
信号)を入力する。WE=0は書込みサイクルであるこ
とを示す。Figure 4.5 shows the timing of each write sequence. Figure 4 shows the case of an image differential 6 Albor I DRAM, in which the rask address and write mask are input at the falling edge of the RAS signal, and the column address, data, and WE signal ( write enable signal). WE=0 indicates a write cycle.
一方、第5図は標準DRAMの場合であり、書込みサイ
クルに2ザイクルを必要としている。最初の読出しサイ
クルでRAS信号、CAS信号に同期してラスクアドレ
ス1、コラムアト1/ス、WE倍信号入力する。WE=
1は読出しサイクルであることを示す。CAS=Oとな
ってから一定時間後にデータが読み出される。読み出し
たデータは外部で処理した後、次のメモリサイクルで処
理結果を書き込む。書き込みはRAS信号、CAS信号
に同期してラスクアドレス、コラムアドレス、WE倍信
号入力する。On the other hand, FIG. 5 shows the case of a standard DRAM, which requires two write cycles. In the first read cycle, Rask address 1, column at 1/s, and WE multiplication signals are input in synchronization with the RAS and CAS signals. WE=
1 indicates a read cycle. Data is read out after a certain period of time after CAS=O. After the read data is processed externally, the processing results are written in the next memory cycle. For writing, the rask address, column address, and WE multiplication signals are input in synchronization with the RAS and CAS signals.
画像用デュアルポートDRAMでも標準DRAMと同様
の書込みシーケンスを実行可能なので、常に標準DRA
Mとしての書込みシーケンスを実行すれば、機能的ムこ
差はないが、書込み速度が低下する。しまたが、って、
標t? D RA Mと画像用デュアルポートDRAM
力くン昆在するビデオRAMで効率よく書込、7jを行
おうとすれば、それぞれのDRAMに適した9込・ろシ
ーケンスを選択する手段が必要になる。従来はそれぞれ
に適した書込みミンーケンスを選択する手段はなく、効
率の低下を招いていた。Dual-port DRAM for images can also perform the same write sequence as standard DRAM, so it is always possible to perform the same write sequence as standard DRAM.
If the write sequence as M is executed, there will be no functional difference, but the write speed will be reduced. Shimata is...
Signpost t? Dual port DRAM for DRAM and images
If you want to efficiently write and perform 7j on the ubiquitous video RAMs, you will need a means to select a 9-in/out sequence suitable for each DRAM. Conventionally, there was no means to select a write timing suitable for each, resulting in a decrease in efficiency.
一方、画像用デュアルボー)DRAMのみで構成すれば
処理の効率は高まるが、コストが格段に」1昇し、好ま
しくない。On the other hand, if the configuration is made up of only a dual-baud DRAM for images, the processing efficiency will be improved, but the cost will be significantly increased by 1, which is not preferable.
そこで本発明は、画像用デュアルボー1−1) RAM
と標準DRAMの混存するメモリシステムの効率を高め
、かつ低コストの画像処理装置を捉供することを目的と
している。Therefore, the present invention provides an image dual baud 1-1) RAM
The purpose is to improve the efficiency of a memory system in which DRAM and standard DRAM coexist, and to provide a low-cost image processing device.
本発明による画像処理装置はIXI記目曲目的達成め、
画像用メモリとしてビデオRA Mを用い、該ビデオR
AMに必要な画像情報を記憶させて画像処理を行う画像
処理装置において、11;I2画像メモリを、画像用デ
ュアルボー1− D RA Mおよび標準DRAMで構
成し、画像用デュアルボー1− D RAMは画像表示
領域に対応させ、標(舊II) RA Mはバッファ領
域に対応させるとともに、画像用メモリに情報を書込む
ときのアドレスに基づいて画像表示領域あるいはバッフ
ァ領域の1つを判別する領域判別手段と、判別手段の出
力に基づき画像用デュアルポートr)RAMおよび標準
DRAMについて対応する所定の3込みシーケンスをそ
れぞれ別々に選択し、画像用メモリへの書込みを制御す
ると込み制御手段と、設けている。The image processing device according to the present invention achieves the purpose of IXI music,
A video RAM is used as an image memory, and the video R
In an image processing device that performs image processing by storing necessary image information in AM, the 11;I2 image memory is composed of a dual-baud 1-D RAM for images and a standard DRAM; RAM corresponds to the image display area, and RAM corresponds to the buffer area, and is an area for determining either the image display area or the buffer area based on the address when writing information to the image memory. a determining means; a writing control means for separately selecting corresponding predetermined 3-input sequences for the image dual port RAM and standard DRAM based on the output of the determining means and controlling writing to the image memory; ing.
本発明では、画像メモリが画像用デュアルボー1・DR
AMおよび標fDRAMにより構成され、画像用デュア
ルボー)DRAMは画像表示領域に対応し、標準DRA
Mはバッファ領域に対応している。そして、画像用メモ
リに情報を書込むときのアドレスに基づいて画像表示領
域あるいはバッファ領域の1つが判別され、この判別結
果から画像用デュアルボー)DRAMおよび標準DRA
Mについて対応する所定の書込2シーケンスがそれぞれ
別々にiバ択されて、画像用メモリへの書込・7ノが行
われる。In the present invention, the image memory is an image dual baud 1/DR
It is composed of AM and standard fDRAM, and the dual-baud (image) DRAM corresponds to the image display area, and the standard DRAM
M corresponds to the buffer area. Then, one of the image display area or the buffer area is determined based on the address used when writing information to the image memory, and based on this determination result, the image display area (dual baud) DRAM and standard DRAM
Two corresponding predetermined writing sequences for M are selected separately and written into the image memory (7).
したがって、画像用デエアルボ−1−T’) RA M
点源z= D RA Mが混在する画像メモリであっ
ても、それぞれに最適なシ込みシステムが選択され、コ
スト上昇を招くことなく、画像処理の効・モが高められ
る。Therefore, image data 1-T') RAM
Even if the image memory includes a mixture of point sources z=D RAM, the optimal embedding system is selected for each, and the efficiency of image processing is increased without causing an increase in cost.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be explained based on the drawings.
第1〜3図は本発明に係る画像処理装置の−・実施例を
示す図である。まず、構成を説明する。第1図は画像処
理装置の全体構成図である。この図において、1はホス
トCP tJであり、ホストcpT、J 1は画像処理
に必要な制御を行うため装置全体を管理し、その制御命
令をホストパス2を介して描画アドレス計算回路3、表
示領域り限レジスタ4および表示領域下限レジスタ5に
出力する。描画アドレス計算回路3は描く画像、例えば
直線、円、長方形などに対応する領域のアドレス、書込
みマスク、書込みデータを発生し、各データをバス6〜
8をそれぞれ介して大小比較回路9.10および書込み
制御回路11に出力」−るもので、詳細な回路構成は後
述する。書込みマスクば1ワーF41のどのピッI・位
置に書込iノが行われるかを示す。1 to 3 are diagrams showing embodiments of an image processing apparatus according to the present invention. First, the configuration will be explained. FIG. 1 is an overall configuration diagram of an image processing apparatus. In this figure, 1 is the host CP tJ, and the host cpT,J 1 manages the entire device to perform the control necessary for image processing, and sends the control commands to the drawing address calculation circuit 3 and the display area via the host path 2. output to the display area lower limit register 4 and display area lower limit register 5. The drawing address calculation circuit 3 generates addresses, write masks, and write data for areas corresponding to images to be drawn, such as straight lines, circles, rectangles, etc., and sends each data to buses 6 to 6.
The detailed circuit configuration will be described later. The write mask indicates which pin I/position of word F41 is to be written.
また、描画アドレス計算回路3は表示アドレスの発生も
行・う。The drawing address calculation circuit 3 also generates display addresses.
表示領域1−1限レジスタ4は表示領域のアドレスの上
■を保持し、表示領域下限レジスタ5は同様に該アドレ
スの下限を保持してそれぞれその保持アドレスを大小比
較回路9.10に出力する。なお、データはバスを介し
て転送されるが、符号との対応は1ミ要なハスに・つい
てのみ説明し、明らかに理解できる部分は説明を省いて
、説明の冗長化を避ける。The display area 1-1 limit register 4 holds the upper limit of the address of the display area, and the display area lower limit register 5 similarly holds the lower limit of the address and outputs the held addresses to the magnitude comparison circuits 9 and 10. . Note that although data is transferred via a bus, only the lotus (1), which is required to correspond to a symbol, will be explained, and parts that can be clearly understood will be omitted to avoid redundant explanations.
大小比較回路9は描画アドレス5イ算VgJ路3から出
力されたアト1/スと表示領域」−限Iノジスタ4によ
って保持された上限アドレスとを比較して大小関係を求
め、その結果を9込み制御回路11に出力する。また、
大小比較回路10も同様に描画アドレス訂算回路3から
出力されたアドレスと表示領域下限1/ジスタ5によっ
て保持された下限アドレス先を比較して大小関係を求め
、その結果を書込め制御回路11に出力する。−h記描
両アFレス計tγ回路3、表示領域上限レジスタ4、表
示領域下限Lレジスタ5および大小比較回路9.10は
全体として領域判別手段18を構成する。The magnitude comparison circuit 9 compares the at 1/s output from the drawing address 5 I calculation VgJ path 3 with the upper limit address held by the display area "- limit I register 4 to determine the magnitude relationship, and calculates the magnitude relationship. It is output to the input control circuit 11. Also,
Similarly, the magnitude comparison circuit 10 compares the address output from the drawing address correction circuit 3 with the lower limit address destination held by the display area lower limit 1/register 5 to determine the magnitude relationship, and writes the result to the control circuit 11 Output to. -h writing both F address meter tγ circuit 3, display area upper limit register 4, display area lower limit L register 5, and magnitude comparison circuit 9.10 constitute area determination means 18 as a whole.
書込み制御回路(書込み制御手段に相当)11は大小比
較回路9.10の比較結果に基づいて異なる書込みシー
ケンスを実行するだめの制御値を演算し、必要なアドレ
スおよびデー・夕をバスI2.13を介してそれぞれ表
示用メモ1月4およびバッファ用メモリ15に出力する
もので、詳細な回路構成は後述する。、書込みシーケン
スが異なるのはメモ1月・1.15の構成が異なり、そ
れぞれに最適のシーケンスを与えるためである。表示用
メモ1月4は表示可j市なメモリ領域に対応するもので
、画像用デュアルポートDRAMで構成され、そのラン
ダムボートは書込み制御回路11に接続され、シリアル
ボートはへ゛ス16を介してビデオ出力用のシフト!/
ジスタ17に接続される。一方、バッファ用メモリ15
はバッファとして使用するメモリ領域に対応するもので
、安価な汎用の標準D RA Mで構成される。各メモ
リ14.15はいわゆる画像メモリに相当し、それぞれ
異なる書込みシーケンスで作動する。シフI・レジスタ
17は表示用メモリ14から1ワ一ド単位で送られ”で
くるデータを1ビット単位で出力し、ビデオ出力とする
。The write control circuit (corresponding to write control means) 11 calculates control values for executing different write sequences based on the comparison results of the magnitude comparison circuit 9.10, and sends the necessary address and data to the bus I2.13. The detailed circuit configuration will be described later. , the writing sequences are different because the configurations of the memo January 1.15 are different, and the optimal sequence is given to each. The display memo 4 corresponds to the displayable memory area, and is composed of a dual port DRAM for images, its random port is connected to the write control circuit 11, and its serial port is connected via the bus 16. Shift for video output! /
It is connected to register 17. On the other hand, the buffer memory 15
corresponds to a memory area used as a buffer, and is composed of an inexpensive general-purpose standard DRAM. Each memory 14, 15 corresponds to a so-called image memory and each operates with a different write sequence. The shift I register 17 outputs the data sent from the display memory 14 in units of 1 word in units of 1 bit, and outputs the data as a video output.
次に、描画アドレス計算回路3および書込み制御回路1
1の詳細な回路構成を説明する。最初に、第2図を用い
て、描画アドレス計算回路3から説明する。第2図にお
いて、描画アドレス計算回路3は直線座標計算回路21
、制御回路22、メモリ幅レジスタ23、加算器24、
パターンレジスタ25.4ビットカウンタ26、セレク
タ27、リニアドレスレジスタ28およびビットデコー
ダ29により構成され、各素子間はバスで接続される。Next, the drawing address calculation circuit 3 and the write control circuit 1
The detailed circuit configuration of No. 1 will be explained. First, the drawing address calculation circuit 3 will be explained using FIG. In FIG. 2, the drawing address calculation circuit 3 is the linear coordinate calculation circuit 21.
, control circuit 22, memory width register 23, adder 24,
The pattern register 25 is composed of a 4-bit counter 26, a selector 27, a linear address register 28, and a bit decoder 29, and each element is connected by a bus.
直線座標計算回路21は直線の座標を計算し、直線の座
標の変化を4ビツトの移動情報として出力する。直線を
点で描画する場合、ある点から次の点へ移動するときの
X座標、yP+櫟の変化はO、+ 1 、 −1かのい
ずれかであり、この移動量を次のよ・うな4ピノl□の
コードにして制御回路22へ送る。A linear coordinate calculation circuit 21 calculates the coordinates of a straight line and outputs changes in the coordinates of the straight line as 4-bit movement information. When drawing a straight line with points, the change in the X coordinate, yP + y, when moving from one point to the next is either O, + 1, or -1, and this amount of movement can be expressed as follows: It is converted into a 4-pino l□ code and sent to the control circuit 22.
表 1 但U2、※は無視を表ず。Table 1 However, U2, * does not mean ignored.
リニアアドレスレジスタ28はグラフインク画面上の描
画点のアドレスを保持しているIノジスタであり、点(
x、y)のリニアアドレスは次のように定義される。The linear address register 28 is an I register that holds the address of the drawing point on the graph ink screen, and the point (
The linear address of x, y) is defined as follows.
LA=LAO+x+y −wL6 但し、1ワード−16ビソトとする。LA=LAO+x+y-wL6 However, 1 word - 16 bits.
LA、L、、AOは20ピツ[・とする。LA, L,, AO are 20 pits.
LAO:原点のリニアアドレス
W ;グラフインク画面の幅(単位
はワード)
この場合、リニアアドレスL Aの上位16ビ・7]、
はメモリの1ワードを選I尺するワードアドレスとして
使用され、下位4ビツトば1ワード中の16ビツトを選
択するビットアドレスとして使用される。LAO: Linear address of origin W; Width of graph ink screen (unit: word) In this case, linear address LA (upper 16 bits/7 of A),
is used as a word address to select one word of memory, and the lower 4 bits are used as a bit address to select 16 bits in one word.
また、メモリ幅はメモリ上のグラフィック画面の幅を指
定するもので、例えばW・・5の場合、画面とワードア
ドレスとの関係は次のようになる。Furthermore, the memory width specifies the width of the graphic screen on the memory. For example, in the case of W..5, the relationship between the screen and the word address is as follows.
表2
例えば、リニアアドレスが16進数で82とすると、−
に1表のワードアドレス8の左から3番口のビットを指
定していることになる。Table 2 For example, if the linear address is 82 in hexadecimal, -
This means that the third bit from the left of word address 8 in Table 1 is specified.
制御回路22は直線座標計算回路21より受は取った移
動情報υこよってリニアアドレスレジスタ28を更新す
るだめの制御値を発生させるもので、リアアドレスレジ
スタ23ばx、 yの変動C1r応1−・、て、次の
ように値を更新する。The control circuit 22 generates a control value for updating the linear address register 28 based on the movement information υ received from the linear coordinate calculation circuit 21, and changes the rear address register 23 by changing x, y.・, Update the value as follows.
x←−x±l < = > I−A ←L A±1
y=y:→−1<=> LA 牛−LA!:w
−16また、制御回路22は1点を描画するごとにパタ
ーンの読出し位置を更新する制御も行う。x←−x±l <=> I−A ←L A±1
y=y:→-1<=> LA Cow-LA! :w
-16 The control circuit 22 also performs control to update the pattern read position every time one point is drawn.
パターンレジスタ25は直線を描く場合のパターンを指
定するもので、パターンレジスタ25の((KIiンt
16ビソトでセレクタ27に入力され、セレクタ27ば
16ビノ[・のうちから1ビツトを選択して出力し、ど
れを選択するかは4ビットカウンタ26の値に基づ(,
4ビツトカウンタ26は制御回路22の出力に基づき1
点を描画する度にカウントアツプする。The pattern register 25 specifies a pattern for drawing a straight line, and the pattern register 25 ((KIint
16 bits are input to the selector 27, and the selector 27 selects and outputs 1 bit from the 16 bits.The selection is based on the value of the 4-bit counter 26 (,
The 4-bit counter 26 is set to 1 based on the output of the control circuit 22.
Counts up every time a point is drawn.
セレクタ27の出力は図中Aの部分のハスF−で該ハス
が16ビソトに結線されることにより拡張され、16ビ
ツトの書込みデータとなる。ピントデコーダ29はリア
アドレスレジスタ28の丁(立4ピノ)・、すなわちビ
ットアドレスの部分が1ワーF′中のどのビットを指し
ているかをデコードするもので、実際には4ビツト入力
/16ビツト出力のデコーダであり、この16ビント出
力が書込みマスクとなる。The output of the selector 27 is expanded by connecting the lotus F- in the part A in the figure to 16 bits, and becomes 16-bit write data. The focus decoder 29 decodes which bit in 1 word F' the bit address part of the rear address register 28 refers to, and in reality it is a 4-bit input/16-bit input. This is an output decoder, and this 16-bit output becomes a write mask.
一方、書込み制御回路11の詳細な回路構成は第3図の
ように示される。第3図において、S込み制御回路11
は制御ユニット31、アドレスレジスタ32、マスクレ
ジスタ33、データレジスタ34、マージユニット35
、出力レジスタ36、入力レジスタ37およびバッファ
38〜40により構成され、各素子間はハスにより接続
される。制御ユニット31は大小比較回路9.10から
各比較結果I、■を受は取り、比較結果I、■が両方と
も“1”のときは表示用メモ1月4に書込むを行うよう
に書込みシーケンスを選択し、そうでなければバッファ
用メモ1月5に9込むを行うよ・)に占込みシーケンス
を選択するもので、そのために必要な制御命令を各レジ
スタ32〜37およびバッファ38〜40に出力する。On the other hand, the detailed circuit configuration of the write control circuit 11 is shown in FIG. In FIG. 3, the S-inclusive control circuit 11
control unit 31, address register 32, mask register 33, data register 34, merge unit 35
, an output register 36, an input register 37, and buffers 38 to 40, and each element is connected by a lotus. The control unit 31 receives each comparison result I and ■ from the magnitude comparison circuit 9.10, and writes it to the display memo January 4 when both the comparison results I and ■ are "1". If not, the buffer memo will be filled in on January 5, 9. Output to.
描画アドレス計算回路3からの出力はアドレスレジスタ
32、マスクレジスタ33およびデータレジスタ34に
それぞれ入力されており、アドレスレジスタ32はアド
レスをセントし、マスクレジスタ33は書込みマスクを
セットし、さらにデータレジスタ34は書込みデ・−夕
をセットする。また、アドレスレジスタ32はバッフ1
用メモリ15の値を読iJ出すためのアトL/スをLi
−え、バッファ用メモリ旨から読み出したデータは人力
レジスタ37にヒツトされる。マージユニット35は入
力レジスタ37とデータレジスタ34の値をマージして
その結果を出力1/・ゾスタ3[;に出力し、出力レジ
スタ36はマージ出力を七ノドする。マージは次のよう
にして行う。The output from the drawing address calculation circuit 3 is input to an address register 32, a mask register 33, and a data register 34, respectively. The address register 32 sets an address, the mask register 33 sets a write mask, and the data register 34 sets the write date. Also, the address register 32 is the buffer 1
Atto L/S for reading the value of memory 15 for
-The data read from the buffer memory is input to the manual register 37. The merge unit 35 merges the values of the input register 37 and the data register 34 and outputs the result to the output 1/.zoster 3[;, and the output register 36 outputs the merged output. Merging is done as follows.
di’=mi−di4−mi−xi
(i=0.]、、・・・・・・、n)
但しdi:Dinの1ビット
xi: Xの1ピツI・
mi:Xの1ピノ1〜
ai’:Doutの1ピッl−
すなわち、マスク(M)入力が“0”のビットのときは
Dinをそのまま出力し、′J”のピッ1はXを出力す
る。Xは1ワード中の書込むべき特定の1ビツトである
。出力レジスタ36の値はバッファ39を通してバッフ
ァ用メモリ托に送られて占込まれ、同様にマスクレジス
タ33の値およびデ−クレジスタ34の値はそれぞれバ
ッファ38およびバッファ40を通してデータ出力とし
て外部の表示用メモ1月4又はハソファ用メモリ旨に送
られる。なお、X込みリーイクル開始時におけるアドレ
スはアドレスレジスタ32より与えられ、書込みサイク
ルの前半ではマスクレジスタ33の値がバッファ38を
通してり(部に出力され、後半ではデータレジスタ34
の値がバッファ40を通して外部に出力されて書込みシ
ーケンスが終了する。di'=mi-di4-mi-xi (i=0.],..., n) where di: 1 bit of Din xi: 1 bit of X I mi: 1 pin of X 1~ ai': 1 bit of Dout - That is, when the mask (M) input is a "0" bit, Din is output as is, and pin 1 of 'J' outputs X. The value of the output register 36 is sent to the buffer memory 39 through the buffer 39 and is filled in. Similarly, the value of the mask register 33 and the value of the data register 34 are sent to the buffer 38 and the buffer 34, respectively. 40 as a data output to an external display memo or a memory for a sofa.The address at the start of the X-input recycle is given from the address register 32, and in the first half of the write cycle the value of the mask register 33 is through the buffer 38 (output to the data register 34 in the latter half)
The value of is outputted to the outside through the buffer 40, and the write sequence ends.
次に、作用を説明する。Next, the effect will be explained.
画像用メモリとして標?、Q D RA Mと画像用デ
ュアルボー1−DRAMを混在すればコストを低下さL
ながら、画像用メモリとしての機能を発揮させることが
できるが、R込みシーケンスが異なるので、効率の低下
を招いてしまう。Marked as image memory? , cost can be reduced by mixing QDRAM and image dual-baud 1-DRAM.
However, although it can function as an image memory, the R-inclusive sequence is different, resulting in a decrease in efficiency.
そこで本実施例では、標準DRAMで構成されたバッフ
ァ領域と画像用チエアルボーh D RA Mで構成さ
れた表示領域はアドレスが違うことに着目し、書込みを
行う時のアドレスを監視し、そのアドレスがどちらの領
域であるかを判断して言込みシーケンスを決定するよう
にし7ている。領域の判定方法には次の2方法が考えら
れる。Therefore, in this embodiment, we focused on the fact that the addresses of the buffer area made up of standard DRAM and the display area made up of image channel hDRAM are different, and we monitored the address at the time of writing and checked the address. The speech sequence is determined by determining which region it is. The following two methods can be considered for determining the area.
(イ)3込みサイクル単位で判定
メモリ書込み1回毎にメモリアドレスを筈視し、書込み
シーケンスを選択する。場合によるが、一般的にはアド
レス監視のために9込、7j速度 が低下する。(a) Determination in units of 3 write cycles Check the memory address for each memory write and select the write sequence. It depends on the case, but in general, the speed of 9-in and 7-j is reduced due to address monitoring.
(ロ)描画コマンド単位で判定
直線描画、円描画、長方形領域転送などの−lマント毎
に判定する。描画コマンド開始点のメモリアドレスのみ
を監視する。アドレス監視のために動作速度が低下する
ことはないが、描画コマンド開始点のメモリアドレスは
表示領域であっても、描画コマンド実行中に描画点が表
示領域を越えてバッファ領域に移ることもある。(b) Judgment for each drawing command Judgment is made for each -l cloak such as straight line drawing, circle drawing, rectangular area transfer, etc. Monitor only the memory address of the drawing command starting point. Although the operation speed does not decrease due to address monitoring, even if the memory address of the drawing command start point is in the display area, the drawing point may move beyond the display area and into the buffer area during the execution of the drawing command. .
その場合、バッファ領域内の書込みが正常に行われない
ことがあるので、注意を要する。In that case, care must be taken because writing within the buffer area may not be performed normally.
本実施例では上記(n)の方法を)X用している。In this embodiment, method (n) above is used.
すなわち、具体的な描画処理は次のようにして行われる
。That is, the specific drawing process is performed as follows.
(1)初jtJl設定
ホストCP U 1により表示領域のアドレスの上玉が
表示領域上限レジスタ4に設定され、下限が表示領域下
限レジスタ5に設定される。(1) Initial jtJl setting The host CPU 1 sets the upper limit of the display area address in the display area upper limit register 4 and the lower limit in the display area lower limit register 5.
(n)描画動作の開始
ポス+−CP tJ 1により、描画アドレス計算回路
3に描画コマンドが4えられる。(n) At the start point of the drawing operation +-CP tJ 1, four drawing commands are provided to the drawing address calculation circuit 3.
(III)描画動作
描画アト1/ス計算回路3により描画すべき図形のメモ
リアドレスとワード内のビット位置が計算される。計算
した結果はアドレスおよびシ込みマスクとして出力され
る。同時に書込むデータも出力される。(III) Drawing operation The drawing at 1/s calculation circuit 3 calculates the memory address of the figure to be drawn and the bit position within the word. The calculated results are output as an address and indentation mask. Data to be written at the same time is also output.
(IV)アドレスのチエツク
描画アドレス計算回路3から出力されたアドレスは大小
比較回路9.10によって表示領域内かどうかが次式に
よってチエツクされる。(IV) Address Check The address output from the drawing address calculation circuit 3 is checked by the magnitude comparison circuit 9.10 to see if it is within the display area using the following equation.
表示領域下限≦アドレス≦表示領域上限この式が成立す
れば、書込みを行おうとしているアドレスは表示領域内
となる。Display area lower limit≦address≦display area upper limit If this formula is established, the address to which writing is attempted will be within the display area.
(V)メモリへのV込み
大小比較回路9.10からの比較結果によっ一′:す込
め制御回路11により表示領域とバッファ領域全区別し
、領域に応じて次のように占込み動作が行われる。(V) Inclusion of V into the memory Depending on the comparison result from the magnitude comparison circuit 9.10, the embedding control circuit 11 distinguishes between the display area and the buffer area, and performs the embedding operation according to the area as follows. It will be done.
1)表示領域の場合
S込みマスクとご込みデータがマルヂブレソクスとして
出力され、表示用メモリ1,4に書。1) In the case of the display area, the S-included mask and the included data are output as multiple breaths and written to the display memories 1 and 4.
込まれる。g込むビット位置の選択は表示用メモリ14
の内部で行われるので、1メモリザイクルで書込みを終
了する。be included. The bit position to be inserted is selected using the display memory 14.
Writing is completed within one memory cycle.
ii )バッファ領域の場合
アドレスで指定されたワードが書込み制御回路11へ読
込まれ、読込んだデータのうち書込みマスクが″1”の
ビットのみ占込みデータが下記のように書き換えられる
。ii) In the case of a buffer area, the word specified by the address is read into the write control circuit 11, and of the read data, only the bits whose write mask is "1" are rewritten as occupying data as shown below.
表3
その後、置きj免えた結平がバッファ用メモリ15に出
力され、バッファ用メモリ15の内容が害き換えられる
。Table 3 After that, the leftover message is output to the buffer memory 15, and the contents of the buffer memory 15 are replaced.
この上・うに、本実施例では画像用デュアルボー)r)
RA Mのメモリ領域と標°準DRAMのメモリ領域が
アドレスに基づいて判別され、この判別結果から表示用
メモリ14およびハソファ用メモリ郵のそれぞれに最適
な書込みシーケンスが選択される。したがって、画像用
デュアルボー)DRAMと標準D RA Mが混在する
メモリシステムであっても、コストの1−昇を避けなが
ら、画像処理の効率を高めることができる。On top of this, in this example, dual baud for images) r)
The memory area of the RAM and the memory area of the standard DRAM are determined based on the address, and from the results of this determination, the optimal write sequence is selected for each of the display memory 14 and the sofa memory 14. Therefore, even in a memory system in which a dual-baud DRAM for images and a standard DRAM coexist, it is possible to improve the efficiency of image processing while avoiding an increase in cost.
本発明によれば、画像用デュアルボー1− D RAM
と標itt D RA Mが混在する画像メモリであっ
ても、それぞれに最適な占込みシーケンスを選択してコ
ストの上昇を招くことなく、画像処理の効率を高める、
二とができる。According to the invention, dual baud 1-D RAM for images
Even if the image memory contains a mixture of DRAM and DRAM, the optimal filling sequence for each can be selected to increase the efficiency of image processing without increasing costs.
I can do two things.
第1へ一3図は本発明に係る画像処理装置の・実施例を
示す図であり、
第1図はその全体構成図、
第2図はその描画アドレス計算回路の詳細な回路図、
第3図はその書込み制御回路の詳細な回路図、第4図は
画像用デ1アルボ−1−D RA Mの書込みシーケン
スを示す図、
第5図は標′$D RA Mの書込みシーケンスをシ〕
(ず図である。
1・・・・・・ホストcpu。
3・・・・・・描画アドレス計算回路(書込み制御手段
)、
4・・・・・・表示領域1ユ限レジスタ、5・・・・・
・表示領域下限レジスタ、6〜8.12.13.1G・
・・・・・バス、18・・・・・・領域判別手段。
71″4:=X−=■二■:Cヨニニ6Y−ニーデータ
−−−C二#二X=士二L>−−−−画像用デュアル
ポートDRAMの書込みソーケンスを示−スシく第4図
標準D RA Mの書込みシー・ケンスを示11A第5
図Figures 1 to 3 are diagrams showing an embodiment of the image processing apparatus according to the present invention. Figure 1 is an overall configuration diagram thereof, Figure 2 is a detailed circuit diagram of its drawing address calculation circuit, and Figure 3 Figure 4 is a detailed circuit diagram of the write control circuit, Figure 4 is a diagram showing the write sequence of the image D1Arbor-1-D RAM, and Figure 5 is a diagram showing the write sequence of the standard DRAM.
(This is a diagram. 1... Host CPU. 3... Drawing address calculation circuit (writing control means), 4... Display area 1 unit limit register, 5... ...
・Display area lower limit register, 6 to 8.12.13.1G・
... Bus, 18 ... Area determination means. 71″4:=X-=■2■:C Yonini 6Y-knee data ---C2 #2 Figure 11A shows the standard DRAM write sequence.
figure
Claims (1)
を行う画像処理装置において、 前記画像メモリを、画像用デュアルポートDRAMおよ
び標準DRAMで構成し、 画像用デュアルポートDRAMは画像表示領域に対応さ
せ、標準DRAMはバッファ領域に対応させるとともに
、 画像用メモリに情報を書込むときのアドレスに基づいて
画像表示領域あるいはバッファ領域の1つを判別する領
域判別手段と、 判別手段の出力に基づき画像用デュアルポートDRAM
および標準DRAMについて対応する所定の書込みシー
ケンスをそれぞれ別々に選択し、画像用メモリへの書込
みを制御する書込み制御手段と、 を設けたことを特徴とする画像処理装置。[Claims] An image processing device that uses a video RAM as an image memory and performs image processing by storing necessary image information in the video RAM, wherein the image memory is a dual-port image DRAM and a standard DRAM. The dual-port image DRAM corresponds to the image display area, the standard DRAM corresponds to the buffer area, and one of the image display area or buffer area is allocated based on the address when writing information to the image memory. A dual-port DRAM for image processing based on the output of the region discrimination means and the discrimination means.
and write control means for separately selecting corresponding predetermined write sequences for the standard DRAM and controlling writing to the image memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22692088A JPH0275086A (en) | 1988-09-09 | 1988-09-09 | Picture processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22692088A JPH0275086A (en) | 1988-09-09 | 1988-09-09 | Picture processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0275086A true JPH0275086A (en) | 1990-03-14 |
Family
ID=16852673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22692088A Pending JPH0275086A (en) | 1988-09-09 | 1988-09-09 | Picture processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0275086A (en) |
-
1988
- 1988-09-09 JP JP22692088A patent/JPH0275086A/en active Pending
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