JP2886855B2 - Image display device - Google Patents

Image display device

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【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像表示装置に係わり、特に多数のピクセルで構成される画像データを表示する画像表示装置に関わる。 DETAILED DESCRIPTION OF THE INVENTION The present invention [Field of the Invention relates to an image display device, relating to the image display device for displaying the image data composed of a particular number of pixels. 〔発明の背景〕 第1図,第2図に示す様な画像処理を例に取り、従来技術を説明する。 BACKGROUND OF THE INVENTION FIG. 1, as an example of such image processing shown in FIG. 2, illustrating the prior art. 第1図において、M1は例えばCRT(Cat In FIG. 1, M1 is, for example, CRT (Cat
hode Ray Tube)画面と1対1に対応する画像エリア、M HODE Ray Tube) screen and the image area corresponding to the one-to-1, M
2は合成する画像データが格納してある格納エリア、FC 2 storage area image data to be synthesized are stored, FC
は画像エリアM1のデータと格納エリアM2のデータとを合成するためのModify部である。 Is a Modify unit for combining data of the data between storage area M2 of the image area M1. また、第2図において、 Further, in FIG. 2,
S1は画像エリアM1からデータをReadする処理ステップ、 S1 is to Read data from the image area M1 processing step,
S2は格納エリアM2からデータをReadする処理ステップ、 S2, to Read data from the storage area M2 process step,
S3はReadした画像エリアM1と格納エリアM2のデータを合成するための処理ステップ、S4はステップS3で得られた合成データを画像エリアM1へWriteする処理ステップである。 S3, the process steps to synthesize the data of the storage area M2 image area M1 which is a Read, S4 is a processing step of Write the combined data obtained in step S3 to the image area M1. 第1図で示した画像処理の例では、単なる画像エリア In an example of the image processing shown in FIG. 1, just the image area
M1と格納エリアM2のデータの合成のため、第2図で示した処理ステップS3は論理和を実行する。 M1 and for the synthesis of the data storage area M2, the processing step S3 shown in FIG. 2 performs a logical OR. 一方、対象となる画像エリアM1のデータ量は、通常10 On the other hand, the data amount of the image area M1 of interest, usually 10
0K〜数MByteと大容量となる。 The 0K~ number MByte and large capacity. このため画像エリアM1 Because of this image area M1
は、複数のメモリデバイスで構成されることになる。 It will be composed of a plurality of memory devices. 従って、第2図で示した一連の画像処理は、データをByte Thus, the series of image processing shown in FIG. 2, Byte data
単位に処理した場合でも、その繰返し回数は10 6のオーダとなる。 When processing in the unit, the number of repetition becomes 10 6 order. このため、次のような課題を有していた。 Therefore, it had the following problems. (1) 第2図で示した様に画像処理では、その殆どがバスを使用するステップS 1 ,S 2 ,S 4で占められ、バスの占有率が高くなり、バス負荷が増大する。 (1) In the image processing as shown in FIG. 2, mostly occupied by step S 1, S 2, S 4 using the bus, the higher the bus occupancy rate, bus load increases. (2) また、低速バスであったり、バスの占有制御等のオーバヘッドにより、実際の処理(表示)時間が大きくなる。 (2) In addition, or a low-speed bus, the overhead of occupied control of the bus, actual processing (display) time is increased. (3) 更に、第2図の例では、静的な処理ステップ数は4ステップと少ないが、前述した様に扱うデータ量が極めて大きく、実質的な処理時間となる動的な処理ステップが非常に大きくなり、膨大な処理時間が必要となる。 (3) Further, in the example of FIG. 2, the number of static processing steps 4 steps and small, the amount of data handled as described above is very large, dynamic processing steps very made a substantial processing time increased and requires an enormous amount of processing time. 従って、より少ない処理ステップでの画像処理の実現が望まれる。 Therefore, realization of image processing with fewer processing steps is desired. なお、この種の処理を行う記憶回路として関連するものには、例えば特開昭59−60658号公報に示される。 Note that the related as the storage circuit for performing this kind of process is shown in JP-Sho 59-60658. 〔発明の目的〕 本発明の目的は、多数のピクセルで構成される画像データを表示するに際し、回路設計及び構成が簡単な画像表示装置を提供することにある。 An object of the present invention [OBJECT OF THE INVENTION], upon displaying the image data composed of a multiplicity of pixels, in the circuit design and construction to provide a simple image display device. 本発明の他の目的は、表示画面中での図形領域が重なる場合に容易に表示順位を決定できる画像表示装置を提供することにある。 Another object of the present invention is to provide an image display device capable of determining easily display order when overlapping the graphic region on the display screen. 本発明の他の目的は、ピクセル単位の画像処理が容易で、回路構成も簡単な画像表示装置を提供することにある。 Another object of the present invention is easy to image processing in pixels, to provide even simple image display device circuit construction. 〔発明の概要〕 上記の目的を達成するために本発明は以下の構成をとる。 To accomplish the above object SUMMARY OF THE INVENTION configured as below. 複数の図形を重ねて表示する画像表示装置であって、前記複数の図形を含む複数の画像データをピクセル単位で記憶する手段と、前記複数の図形を含む複数の画像データをそれぞれピクセル毎に、および前記図形の表示の優先順位を指定する優先指定信号を入力し、前記各ピクセル同士で前記画像データに含まれる図形領域が重なる場合は前記優先指定信号に応じて、各図形領域のうち優先的に表示する図形領域を決定する優先制御部と、 An image display apparatus for displaying overlapping a plurality of figures, a means for storing a plurality of image data including a plurality of figures in pixels, a plurality of image data for each pixel, respectively including a plurality of figures, and enter the override signal for designating a display priority of the figure, the case of graphic area included in the image data in each pixel overlap each other in response to the override signal, preferentially among the graphic region a priority control unit for determining the graphic region to be displayed in,
前記優先制御部で選択した結果を示す優先指定信号と前記複数の画像データをそれぞれピクセル毎に入力し、前記優先指定信号に基づいて前記複数の画像データから決定された図形領域を含む画像データを選択する手段と、 The type priority control override signal indicating the result selected in section and the plurality of image data for each pixel, respectively, the image data including the graphic region determined from the plurality of image data based on the priority designation signal and means for selecting,
前記選択された画像データおよび前記複数の画像データのうち1つをピクセル毎に入力し、前記記憶された画像データをピクセル単位で合成し、前記選択された画像データを用いて、決定された表示順位で重ねて出力する論理演算部と、当該画像装置の画像プロセッサからの指示に基づいた、前記論理演算部が実行する論理演算を制御するための演算制御信号を、前記論理演算部に入力する演算制御信号入力部とを具備したことを特徴とする画像表示装置である。 Display the type of one of the selected image data and the plurality of image data for each pixel, and combining the stored image data in pixel units, using said selected image data has been determined a logical operation unit for outputting superimposed in order, based on an instruction from the image processor of the image apparatus, an operation control signal for controlling the logic operation the logic operation unit performs, input to the logic operation unit an image display device being characterized in that comprises an arithmetic control signal input unit. 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて詳細に説明する。 EXAMPLE OF THE INVENTION In the following, be described in detail with reference to the drawings an embodiment of the present invention. 先ず、本発明に係る記憶回路について説明する。 It will first be described memory circuit in accordance with the present invention. 記憶回路は、例えば、前述した画像の合成処理(データの書換え処理)の高速化を図るために、記憶素子に既に記憶されているデータを修正し、同一アドレスの記憶素子へその修正データを再び書込む処理機能と、外部データの記憶素子への書込み処理機能とを有する。 Storage circuit, for example, in order to increase the speed of synthesis processing of the image as described above (data rewriting process) already corrected data stored in the storage device, the modified data back into the same address of the memory element It has a writing processing function, and a writing processing functions to the memory element of the external data. 本発明では、上記の2つの機能を持つ記憶回路を、次の点に着目して実現しており、第3図を用いて説明する。 In the present invention, a memory circuit having two functions described above are realized by paying attention to the following points will be described with reference to Figure 3. 第3図は、外部からD−RAM(Dynamic−Random Acc Figure 3 is, D-RAM (Dynamic-Random Acc from the outside
ess Memory)へのデータ書込み処理を示したものであり、この時、D−RAMはリードライトサイクルとした。 And shows the processing for writing data ess Memory), this time, D-RAM was read write cycles.
第3図において、ADRは外部からのアドレス、WRは外部からのライトリクエストで、これら2つの信号(ADR,W In FIG. 3, ADR is an external address, WR is a write request from the outside, these two signals (ADR, W
R)は例えばマイクロプロセッサから与えられる。 R) is given from the microprocessor, for example. また、RASは行アドレスストローブ、CASは列アドレスストローブ、Aは列及び行アドレスが時分割に発生されるアドレス信号、WEはライトイネーブル、Doはリードデータ、Zは外部(マイクロプロセッサ)からのデータで、 Also, RAS a row address strobe, CAS is the column address strobe, A is data from the address signal generated in time division column and row address, WE is a write enable, Do is the read data, Z is external (microprocessor) so,
これらの信号はZを除いて例えばDRAMコントローラ等から生成されるコントロール信号である。 These signals are control signals generated from except Z eg DRAM controller or the like. すなわち、 (i) 第3図に示した様に、一般にリードライトサイクルでは、1回のメモリアクセスは、リードサイクル(I)で開始し、ライトイネーブルWEによるライトサイクル(III)が実行される。 That is, as shown in FIG. 3 (i), the general read-write cycle, one memory access starts a read cycle (I), the write cycle by the write enable WE (III) is performed. (ii) 従って、上記リードサイクル(I)とライトサイクル(III)の間には、リードデータDoと外部データZが同時に存在する区間(II)が表われる。 (Ii) Accordingly, during the read cycle (I) and a write cycle (III), section read data Do and an external data Z are simultaneously present (II) is appearing. (iii) この区間(II)を修正区間とし、 (iv) 更に、この修正制御を外部データZによって行うことが可能となる。 (Iii) and this section (II) of the modification section, it is possible to perform further, the correction control by an external data Z (iv). 第3図は、上述した様にD−RAMのタイミングチャートである。 Figure 3 is a timing chart of the D-RAM as described above. 第4図は、本発明の一実施例を示すブロック図、第5図は第4図に示した実施例の動作原理の説明図、第6図は第5図に示した動作原理を実現した回路例、第7図は第6図の動作の詳細説明である。 Figure 4 is a block diagram showing an embodiment of the present invention, FIG. 5 is an explanatory view of the operation principle of the embodiment shown in FIG. 4, FIG. 6 is realized the operation principle shown in FIG. 5 circuit, Fig. 7 is a detailed description of the operation of Figure 6. 第4図において、1は制御回路、2は記憶素子、3はD−RAMコントローラ、X,Yは外部からのデータ、Zは記憶素子へのライトデータ、Doは記憶素子からのリードデータ、A,CAS,RAS,WE,ADR,WRは前記した第3図と同様の信号である。 In Figure 4, 1 controller, 2 storage element, 3 is D-RAM controller, X, Y data from the external, Z is the write data to the memory element, Do the read data from the memory element, A , CAS, RAS, WE, ADR, WR is the same signal as FIG. 3 described above. なお、第3図で示した外部データZを第4 Incidentally, the external data Z shown in FIG. 3 4
図では、制御回路1を介した記憶素子2へのライトデータZに置換えている。 In the figure, it replaced with the write data Z to the memory element 2 through the control circuit 1. 第4図に示した様に本発明は、制御回路1において、 The present invention is as shown in FIG. 4, the control circuit 1,
リードデータDoを外部データX,Yで制御,修正して記憶素子2に書込む、この制御動作を第5図に示す。 Controlling the read data Do external data X, in Y, written in the storage element 2 modified to show the control operation in FIG. 5. 第5図において、モードIは外部データYをライトデータZとするモード、モードIIはリードデータDoをライトデータZとするモードである。 In Figure 5, the mode I mode for the external data Y and write data Z, mode II is the mode in which the read data Do and the write data Z. 同図に示す様に外部データX,Y External data X as shown in the figure, Y
によって、すなわち外部からの制御で記憶素子2のリードデータDoを修正,書込み(モードII)、或いは外部データYの書込み処理(モードI)の2つのモードを制御することができる、この2つのモードの制御は(i)モードI,モードIIの指定を外部データXで行い、(ii)モードIIにおけるリードデータDoの非反転,反転の指定(修正)は外部データで行う。 By, that modify the read data Do of the memory device 2 under the control of an external write (mode II), or can control two modes of writing process of the external data Y (mode I), the two modes the control of (i) mode I, and specify the mode II in the external data X, (ii) non-inverted read data do in the mode II, designated inverted (corrected) is carried out in the external data. 上記した動作を実現した具体的な回路例を第6図に示す。 A specific circuit example of realizing the operation described above is shown in Figure 6. また、その動作の詳細真理値を第7図に示す。 Also shows details truth of the operation in FIG. 7. 第6 Sixth
図,第7図に示した様に、本発明は2つの論理の組合せによって実理できる。 FIG, as shown in FIG. 7, the present invention can be Jitsuri by two logical combinations. また、上記した動作は、第3図に示した如く1メモリサイクルの間に実行完了することができる。 The operations described above can be completed execution during as 1 memory cycle shown in Figure 3. 一方、第6図に示した回路は次の論理式(1)で表わされる。 Meanwhile, the circuit shown in Figure 6 is represented by the following logical expression (1). Z=・Y+X・(YDo) ……(1) また、外部から制御可能なデータX,Yの取り得る値として(1)式に、信号“0",信号“1"、例えばマイクロプロセッサからのバスデータDi、その反転データ▲ Z = · Y + X · (YDo) ...... (1) The data which can be controlled from outside the X, (1) as possible values ​​of Y, the signal "0", the signal "1", for example, from the microprocessor bus data Di, the inverted data ▲
▼を割当,整理すると、第8図に示す如き二項論理演算結果が得られる。 ▼ allocate and organize, as shown in FIG. 8 binary logic operation result is obtained. これを実際の回路にして第4図と組合せたものを第9図に示す。 Those in combination with FIG. 4 and this in actual circuit shown in Figure 9. 第9図において、SEL0,1は4 In Figure 9, the SEL0,1 4
入力のセレクタ、S 0 ,S 1はセレクタSEL0の入力選択信号、S 2 ,S 3はセレクタSEL1の入力選択信号、INVは反転素子である。 Input of the selector, S 0, S 1 is input select signal of the selector SEL0, S 2, S 3 are input select signal of the selector SEL1, INV is inverted element. 以下、前述の第1図,第8図,第9図,第10図を用いて具体的に動作を説明する。 Hereinafter, the first view of the foregoing, Figure 8, Figure 9, illustrating a specific operation using Figure 10. 第8図に示した様に、入力選択信号S 0 ,S 1はセレクタS As shown in FIG. 8, the input selection signal S 0, S 1 denotes a selector S
EL0の選択信号であり、この信号S 0 ,S 1によってデータX EL0 a selection signal, the data X by the signal S 0, S 1
の値を決定する。 To determine the value. 同様に入力選択信号S 2 ,S 3によって、 Similarly the input selection signal S 2, S 3,
データYが決定される。 Data Y is determined. これらのデータX,Yの取り得る値としては、前述の如く、信号“0",信号“1",バスデータDi,その反転データ▲▼とし、第9図に示した様に入力選択信号S 0 ,S 1 ,S 2 ,S 3により、各セレクタSEL0,1 These data X, as the possible values ​​of the Y, as described above, the signal "0", the signal "1", the bus data Di, and the inverted data ▲ ▼, input select signal as shown in FIG. 9 S 0, the S 1, S 2, S 3 , each selector SEL0,1
はそれぞれ上記4つの信号のうちの1つが選択される。 One of each of the four signals is selected.
第8図には、入力選択信号S 0 ,S 1 ,S 2 ,S 3とセレクタSEL0, The Figure 8, the input selection signal S 0, S 1, S 2 , S 3 and the selector SEL0,
1の出力であるデータX,Yとの関係を示し、更に前記(1)式で表わせる制御回路1の動作(ライトデータZ Data X is first output, shows the relationship between the Y, further wherein (1) Operation of expressed control circuit 1 in formula (write data Z
の値)を表わしている。 It represents the value). 例えば、第1図に示した様な画像処理(OR演算:case1)では、入力選択信号S 0 ,S 1 =(1 For example, the first image processing, such as shown in FIG. (OR operation: case1) In the input selection signal S 0, S 1 = (1
1),S 2 , 3 =(10)とすることでデータX,YはそれぞれX 1), S 2, 3 = (10) and data by X, Y are each X
=▲▼,Y=Diが選択される。 = ▲ ▼, Y = Di is selected. これらのデータX,Yの値を前記制御回路1の動作を表わす(1)式に代入するとZ=Di+DoのOR演算が実行できることがわかる。 These data X, representing the value of the operation of the control circuit 1 of Y (1) are substituted into equation Z = Di + Do it can be seen that the OR operation is performed. 従って、本発明によれば第1図に示した複数のメモリデバイスで構成された画像エリアM1,M2内のデータに対する画像処理は第10図に示した様に、最初の1ステップで入力選択信号S 0 , 1 , 2 , 3を指定(Functionの指定)して、その後は合成したい画像データを格納エリアM2からReadし、 Therefore, as the image processing for the data of the first image area M1 composed of a plurality of memory devices shown in FIG., The M2 according to the present invention is shown in FIG. 10, the input selection signal at the first one step specify S 0, 1, 2, 3 ( designated Function), then to Read the image data to be synthesized from the storage area M2,
画像エリアM1への単なるWrite動作だけで第1図に示した画像処理が実行できる。 Image processing shown in FIG. 1 by mere Write operation to the image area M1 can perform. また、本発明は第8図に示した様に多種の論理機能が実行可能である。 Further, the present invention can be logical function of a wide as shown in FIG. 8 is executed. 従って、第11図に示した様な例えば任意に移動するマウスカーソルの描画等も容易に可能になる。 Therefore, it is possible to easily draw the like of the mouse cursor moves with such example optionally shown in FIG. 11. 第11図に示した様にマウスカーソル(M 2 )は、画像エリアM1内の画像と重なった場合でも、そのカーソルを表示しなければならないため、FunctionとしてはEOR機能が必要となる。 Cursor (M 2) as shown in FIG. 11, even when overlapping the image of the image area M1, since it is necessary to display the cursor, it is necessary EOR function as Function. すなわち、このカーソル表示では、入力選択信号S 0 , 1 =(01),S 2 , 3 =(10)として前述した画像の合成(第1図)の場合と同様に第10図の如く処理を行うことができる。 That is, in this cursor display, input selection signals S 0, 1 = (01), the S 2, 3 = (10) as the processing as FIG. 10 in the same manner as in the synthesis of the image as described above (Figure 1) It can be carried out. 従って、入力選択信号S 0 , 1 , 2 , 3の値を変えることにより、第8図に示した様な多種の論理機能が容易に実行でき、更に単なるWrite動作のみで記憶素子2とのリード. Accordingly, the input selection signal S 0, 1, 2, by changing the value of 3, the logical function of a wide, such as shown in FIG. 8 can be easily performed, read from the storage element 2 further merely Write operation only . モディファイ. Modify. ライトが実行できる。 Light can be executed. この様に第9図の如き構成とすることで、マイクロプロセッサからのデータDiと記憶素子2のリードデータDo With such a structure of such a Figure 9, the read data of the data Di and the memory element 2 from the microprocessor Do
とのModifyとして第8図に示した二項論理演算を行うことができる。 It is possible to perform binary logic operations shown in FIG. 8 as a Modify with. なお二項論理演算は入力選択信号S 0 〜S 3によって指定する。 Note binary logic operation is designated by the input selection signal S 0 to S 3. 以上述べた本発明を用いることにより、第1図,第2 By using the present invention described above, FIG. 1, a second
図を用いた従来の画像の合成処理は、第10図に示した様に処理を簡素化できる。 Synthesis process of the conventional image using the figure can be simplified process as illustrated in FIG. 10. なお、上述した本発明の実施例は、第9図に示した様に3つの機能、すなわち記憶素子2で構成される記憶部、制御回路1で構成される制御部、及びセレクタSEL In Examples of the present invention described above, three functions as shown in FIG. 9, i.e. the storage unit composed of a memory device 2, the control unit configured by the control circuit 1, and a selector SEL
0,1で構成されるセレクタ部に分けられる。 Divided into constructed selector unit 0,1. しかし、上記制御部とセレクタ部の組合せにより実現している機能は、第8図に示した二項論理演算機能であり、この機能は、他の手段でも容易に達成できる。 However, the functions are realized by a combination of the controller and the selector is a binary logic operation function shown in FIG. 8, this function can be easily achieved by other means. 一方、画像処理には、通常第12図,第13図で示す様な図形等が重なる場合の処理が必要となる。 On the other hand, the image processing is generally Figure 12, processing when the graphics, etc., such as shown in FIG. 13 overlaps is required. すなわち、第 In other words, the
12図の如く格納エリアM2上の図形が画像エリアM1上の図形に勝って表示される場合、また第13図の如く画像エリアM1上の図形が格納エリアM2上の図形に勝って表示される場合がある。 Figure on storage area M2 as 12 diagram is displayed if, also excel figure on figure storage area M2 on the image area M1 as FIG. 13 is displayed excel shapes on the image area M1 If there is a. これら第12図,第13図で示された処理は、前述した論理機能(第9図で示したFC部)のみでは、1メモリアクセスサイクル中に行うことは困難である。 These Figure 12, the process shown in FIG. 13, alone (FC unit shown in FIG. 9) logical functions described above, it is difficult to perform in one memory access cycle. しかし、本発明の記憶回路を適用すれば、簡単な論理回路とセレクタ回路の追加で容易に対処することができる。 However, by applying the memory circuit of the present invention, it can easily be addressed by the addition of simple logic circuits and a selector circuit. この一実施例を第14図,第15図,第16図を用いて説明する。 The embodiment Figure 14, Figure 15, will be described with reference to FIG. 16. なお、第14図におけるFCは第9図で示した様に、前述した論理機能をハードウェア化した部分を示す。 Incidentally, FC in Figure 14 is as shown in FIG. 9 shows a portion of hard-wired logic functions described above. また、本実施例では例えばセレクタSEL0及びセレクタSEL1の入力選択信号S 0 ,S 1 ,S 2 ,S 3の値を、(0,0,0,1) Further, the value of the input selection signals S 0, S 1, S 2 , S 3 of the present embodiment example the selectors SEL0 and the selector SEL1, (0,0,0,1)
に設定し、Passモードで論理機能部FCは動作する。 Set, logic function unit FC in Pass mode operates. 第14図において、4は優先制御部、SEL2は2入力のセレクタ、Pは優先指定信号、S4はセレクタSEL2の入力選択信号、Di′は格納エリアM2からの画像データ、M1は画像エリア、DiはセレクタSEL2からの選択信号、Doは画像エリアM1からの画像データ(第9図で示した記憶素子2 In Figure 14, 4 is the priority control unit, SEL2 two-input selector, P is the priority designation signal, the input selection signal of the selector SEL2 S4, Di 'image data from the storage area M2, the image area M1, Di selection signal from the selector SEL2 is, Do the memory device 2 shown in the image data (Fig. 9 from the image area M1
からのリードデータと同一)、Zは第4図で示した制御回路1の出力信号と同一の信号を表わしている。 Identical to read data from), Z represents the same signal as the output signal of the control circuit 1 shown in FIG. 4. 説明を簡単にするため、第14図で示した様に図形領域を論理“1",下地領域を論理“0"とする。 For ease of explanation, a logical "1" graphic region as shown in FIG. 14, and a base area logic "0". ここで、優先制御部4及びセレクタSEL2は、第15図に示した真理値表に従って動作する。 Here, the priority control unit 4 and the selector SEL2 operates according to the truth table shown in FIG. 15. すなわち、第12図で示した様に格納エリアM2の図形を画像エリアM1の図形の上に表示したい場合には、優先指定信号P=“0"と指定することで、第16図で示した様に、画像データDi′及びDoが共に図形領域(“1")のデータの時は、格納エリアM2のデータDi′が優先的にセレクタSEL2で選択される。 In other words, if you want to display graphic storage area M2 as shown in FIG. 12 over the shape of the image area M1, specifying a priority specification signal P = "0", as shown in FIG. 16 as the image data Di 'when the data and Do both graphic region ( "1"), the data Di of storage areas M2' are selected preferentially by the selector SEL2. また、優先指定信号P=“1"と指定すると、同様に第15図の真理値表に従い、第13図の如く画像処理を行う。 Also, specifying the priority specification signal P = "1", according to the truth table of FIG. 15 similarly, the image processing as in FIG. 13 performs. すなわち、図形領域(“1")が重なった場合には、優先指定信号Pによって、画像エリアM1の図形領域、或いは格納エリアM2の図形領域の何れかを選択し、また図形領域が存在しないエリアは、画像エリアM1のデータを下地として選択する。 That is, when the graphic region ( "1") is overlapped, by the priority designation signal P, graphic region of the image area M1, or select one of the graphic area of ​​the storage area M2, also there is no graphic region area selects the data of the image area M1 as a base. 第16図に、第14図で示した優先制御部4の具体的な回路図を示す。 In FIG. 16 shows a specific circuit diagram of the priority control unit 4 shown in FIG. 14. 第16図において、40は3入力NAND回路、41 In FIG. 16, 40 3-input NAND circuit, 41
は2入力のNAND回路である。 Is a 2-input NAND circuit. この優先判定の原理を、1ピクセル複数ビットの情報を持つカラーデータに適用するには、その回路は第17図の如くする必要がある。 The principle of this priority determination, to apply to color data having a 1-pixel plurality of bits of information, the circuit must be as FIG. 17. 第17図において、5は画像エリアM1の図形領域(COL In FIG. 17, 5 graphic region (COL image area M1
3)を判定する比較判定部、6は格納エリアM1の図形領域(COL1)を判定する比較判定部である。 Comparison determination unit determines 3), 6 is a comparative determination unit determines the graphic region of the storage area M1 (COL1). ここで、第17図は、優先判定部4、論理機能FC、セレクタSEL2が同一メモリチップ内にある場合で、4面(1 Here, FIG. 17 shows a case where the priority determination unit 4, a logic function FC, the selector SEL2 is in the same memory chip, four surfaces (1
ピクセル4ビット)構成の場合を示している。 It shows the case of a pixel 4 bits) configuration. 第17図から判る様に本発明を用いればカラーデータの場合でも、例えば外部に比較判定部5,6を付加することにより容易に画像の重なりが処理できる。 Even if the color data using the present invention as seen from FIG. 17, for example, overlap processing easily image by adding the comparison determination unit 5 and 6 to the outside. また、シフトレジスタを内蔵し、シリアル出力を持つ構成のメモリに、本実施例を適用しても良いことも明らかである。 Further, a built-in shift register, a memory configuration with serial output, it is also clear to the present embodiment may be applied. 本実施例によれば、次の効果がある。 According to this embodiment has the following advantages. (1) 第1図に示した様な処理を実行した場合、第10 (1) When executing the such process shown in FIG. 1, 10
図の如く、そのメモリサイクルを短縮できるため、前述した従来の課題を解決することができる。 As shown, since it is possible to shorten the memory cycle, it is possible to solve the conventional problems described above. (2) また、本発明を用いれば、1回のライトサイクルで、リード,モディファイ,ライトの3つの処理が実行できるため、処理の高速化を実現することができる。 (2) Further, using the present invention, a single write cycle, since that can be performed lead, modify, three processes light, it is possible to realize high-speed processing. (3) さらに、画像が重なった場合の優先処理は、第 (3) Furthermore, the priority processing when the image is overlapped, the first
15,16,17図で示した様に、簡単な数個の論理ゲートで対処できる。 As shown in 15, 16, 17 figure, able to deal with a simple few logic gates. (4) また、カラーデータに対しても、外部に図形領域(2ビット以上のコードデータ)の比較判定部を付加することで容易に実現できる。 (4) Further, with respect to the color data, it can be easily realized by adding a comparison and determination of the graphic region (2 or more bits of code data) to the outside. (5) なお、記憶素子群と比べて、本発明を実現するために必要となる回路構成の規模は、その占める比率が極めて小さいため、同一チップ内でのLSi化に非常に有利である。 (5) In addition, in comparison with the storage elements, the circuit scale configurations required for implementing the present invention, since the ratio occupied by its extremely small, it is very advantageous to LSi of in the same chip. 〔発明の効果〕 本発明の構成によれば、以下の効果がある。 According to the configuration of the present invention [Effect of the Invention, the following effects. 多数のピクセルで構成される画像データを表示するに際し、回路設計及び構成が簡単な画像表示装置を提供できる。 Upon displaying the image data composed of a multiplicity of pixels, the circuit design and configuration can provide a simple image display device. また、表示画面中での図形領域が重なる場合に容易に表示順位を決定できる画像表示装置を提供できる。 Further, it is possible to provide an image display device capable of determining easily display order when overlapping the graphic region on the display screen. さらに、ピクセル単位の画像処理が容易で、回路構成も簡単な画像表示装置を提供できる。 Furthermore, it is easy to image processing in pixels, circuit configuration can provide a simple image display device.

【図面の簡単な説明】 第1図は図形合成を説明するための図、第2図は第1図の図形合成を従来技術で実施する場合の処理を示すフローチャート、第3図はメモリの一般動作を示すタイミングチャート、第4図は論理機能付メモリの構成を説明するための図、第5図は第4図で示したメモリの動作モードを説明するための図、第6図は論理機能を実現するための回路図、第7図,第8図は詳細真理値を説明するための図、第9図は論理機能付メモリの構成を示すブロック図、第10図は第9図で示したメモリを用いた場合の図形合成処理を示すフローチャート、第11図はEOR論理機能を用いた場合の図形合成を説明するための図、第12 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining a graphic synthesis, FIG. 2 is a flowchart showing the process when carried out in the prior art graphic synthesis of Figure 1, Figure 3 is a general memory timing chart showing an operation, Figure 4 is a diagram for explaining the configuration of a memory having logic functions, FIG. 5 is a diagram for explaining the operation modes of the memory shown in FIG. 4, FIG. 6 is a logic function circuit diagram for realizing the seventh view, FIG. 8 is a diagram for explaining the detailed truth, FIG. 9 is a block diagram showing a configuration of a memory having logic function, Figure 10 is shown in FIG. 9 flowchart showing a graphic synthesis process in the case of using the memory has, FIG. 11 is a diagram for explaining a graphic synthesis in the case of using the EOR logic function 12
図,第13図は本発明が対象とする図形合成を説明するための図、第14図は本発明の一実施例を説明するための図、第15図は本発明の詳細な動作論理を説明するための図、第16図は本発明の一実施例を示す回路図、第17図はカラーデータを用いる場合の一実施例を説明するための図である。 Figure, views for FIG. 13 is the present invention will be described figures synthesis of interest, FIG. 14 is a diagram for explaining an embodiment of the present invention, a detailed operation logic of FIG. 15 the present invention description figures for, FIG. 16 is a circuit diagram showing an embodiment of the present invention, FIG. 17 is a diagram for explaining an example of a case of using the color data. 1……制御回路、2……記憶素子、 4……優先制御部、SEL0,1,2……セレクタ。 1 ...... control circuit, 2 ...... storage element, 4 ...... priority control unit, SEL0,1,2 ...... selector.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青津 広明 横浜市戸塚区吉田町292番地 株式会社 日立製作所マイクロエレクトロニクス機 器開発研究所内(72)発明者 榎本 博道 秦野市堀山下1番地 株式会社日立製作 所神奈川工場内(72)発明者 京田 正 秦野市堀山下1番地 株式会社日立製作 所神奈川工場内 (56)参考文献 特開 昭59−188764(JP,A) 特開 昭57−687(JP,A) 特開 昭58−129552(JP,A) 特開 昭48−93234(JP,A) (58)調査した分野(Int.Cl. 6 ,DB名) G06F 15/62 G06F 12/00 G06F 3/00 G09G 5/00 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hiroaki Aotsu Totsuka-ku, Yokohama-shi Yoshida-cho, 292 address Hitachi, Ltd. micro-electronics equipment developed within the Institute (72) inventor Hiromichi Enomoto Hadano Horiyamashita address 1 Hitachi production Tokoro Kanagawa factory (72) inventor Tadashi Kyoda Hadano Horiyamashita address 1 Hitachi manufacturing plants Kanagawa in the factory (56) reference Patent Sho 59-188764 (JP, a) JP Akira 57-687 (JP, a) Patent Akira 58-129552 (JP, a) JP Akira 48-93234 (JP, a) (58 ) investigated the field (Int.Cl. 6, DB name) G06F 15/62 G06F 12/00 G06F 3 / 00 G09G 5/00

Claims (1)

  1. (57)【特許請求の範囲】 1. (57) [the claims] 1. 複数の図形を重ねて表示する画像表示装置であって、 前記複数の図形を含む複数の画像データをピクセル単位で記憶する手段と、 前記複数の図形を含む複数の画像データをそれぞれピクセル毎に、および前記図形の表示の優先順位を指定する優先指定信号を入力し、前記各ピクセル同士で前記画像データに含まれる図形領域が重なる場合は前記優先指定信号に応じて、各図形領域のうち優先的に表示する図形領域を決定する優先制御部と、 前記優先制御部で選択した結果を示す優先指定信号と前記複数の画像データをそれぞれピクセル毎に入力し、前記優先指定信号に基づいて前記複数の画像データから決定された図形領域を含む画像データを選択する手段と、 前記選択された画像データおよび前記複数の画像データのうち1つをピクセル An image display apparatus for displaying overlapping a plurality of figures, a means for storing a plurality of image data including a plurality of figures in pixels, a plurality of image data for each pixel, respectively including a plurality of figures, and enter the override signal for designating a display priority of the figure, the case of graphic area included in the image data in each pixel overlap each other in response to the override signal, preferentially among the graphic region in the priority control unit for determining the graphic region to be displayed, the enter priority control override signal indicating the result selected in section and the plurality of image data for each pixel, respectively, the plurality of on the basis of the priority designation signal pixels and means for selecting the image data including the graphic area determined from the image data, one of the image data and the plurality of image data to which the selected 毎に入力し、前記記憶された画像データをピクセル単位で合成し、前記選択された画像データを用いて、決定された表示順位で重ねて出力する論理演算部と、 当該画像装置の画像プロセッサからの指示に基づいた、 Type each, said stored image data synthesized in pixels, using said selected image data, and a logical operation unit for superimposing output at the determined display order, from the image processor of the image device based on the instructions,
    前記論理演算部が実行する論理演算を制御するための演算制御信号を、前記論理演算部に入力する演算制御信号入力部とを具備したことを特徴とする画像表示装置。 An image display device, wherein the logic operation unit of the operation control signal for controlling the logic operation to be executed, and includes an arithmetic control signal input unit for inputting to the logic operation unit.
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