JPH027450A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH027450A JPH027450A JP15734688A JP15734688A JPH027450A JP H027450 A JPH027450 A JP H027450A JP 15734688 A JP15734688 A JP 15734688A JP 15734688 A JP15734688 A JP 15734688A JP H027450 A JPH027450 A JP H027450A
- Authority
- JP
- Japan
- Prior art keywords
- region
- resistance element
- temperature coefficient
- polycrystalline silicon
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 239000012535 impurity Substances 0.000 abstract description 18
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910021339 platinum silicide Inorganic materials 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000001704 evaporation Methods 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にゲートアレイに関する
。
。
一般に、この種の半導体装置、例えば、ゲートアレイの
ような半導体装置は、ＮＡＮＤあるいはＮＯＨなどの論
理素子をあらかじめ半導体チップに形成しておき、これ
らの論理素子間を配線設計だけを追加して所望の半導体
装置に製作するものである。また、このゲートアレイに
は、これらの論理素子以外にも抵抗素子やいくつかのト
ランジスタなどの組合せた基本セルも含まれている。
ような半導体装置は、ＮＡＮＤあるいはＮＯＨなどの論
理素子をあらかじめ半導体チップに形成しておき、これ
らの論理素子間を配線設計だけを追加して所望の半導体
装置に製作するものである。また、このゲートアレイに
は、これらの論理素子以外にも抵抗素子やいくつかのト
ランジスタなどの組合せた基本セルも含まれている。
従来、この種のゲートアレイに使用する抵抗素子には、
半導体基板上に、エピタキシアル成長法により形成され
た一導電型不純物層に逆導電型不純物を拡散して形成す
る拡散抵抗と、または、半導体基板上のエピタキシアル
層上に形成された絶縁層に多結晶シリコン層で形成され
た抵抗素子との二種類がある。ここで、通常は前者の抵
抗素子は正の温度係数をもち、後者は負の温度係数をも
っている。そして、これらの抵抗素子は、ゲートアレイ
の用途によりいずれかの抵抗素子に選んで製作され、同
じゲートアレイ内では、これらの抵抗素子を混在して製
作していなかった。
半導体基板上に、エピタキシアル成長法により形成され
た一導電型不純物層に逆導電型不純物を拡散して形成す
る拡散抵抗と、または、半導体基板上のエピタキシアル
層上に形成された絶縁層に多結晶シリコン層で形成され
た抵抗素子との二種類がある。ここで、通常は前者の抵
抗素子は正の温度係数をもち、後者は負の温度係数をも
っている。そして、これらの抵抗素子は、ゲートアレイ
の用途によりいずれかの抵抗素子に選んで製作され、同
じゲートアレイ内では、これらの抵抗素子を混在して製
作していなかった。
上述したゲートアレイ内の抵抗素子の抵抗値は、周知の
通り、回路の消費電力及び動作速度を左右する重要な要
素である。このため顧客からの回路の消費電力及び動作
速度等の特性に関する要求がますます厳しくなり、抵抗
素子の抵抗値の温度特性の変動を考慮すると、抵抗値の
許容範囲が製造能力のばらつきより狭いという問題があ
る。また、前述したように、いずれかの抵抗素子に設定
されるために、この抵抗値が温度変化に伴なって変化す
るという欠点がある。
通り、回路の消費電力及び動作速度を左右する重要な要
素である。このため顧客からの回路の消費電力及び動作
速度等の特性に関する要求がますます厳しくなり、抵抗
素子の抵抗値の温度特性の変動を考慮すると、抵抗値の
許容範囲が製造能力のばらつきより狭いという問題があ
る。また、前述したように、いずれかの抵抗素子に設定
されるために、この抵抗値が温度変化に伴なって変化す
るという欠点がある。
本発明は特性の安定した半導体装置を提供することにあ
る。
る。
本発明の半導体装置は、半導体基板の一主面上に形成さ
れた複数の論理素子及び抵抗素子を配線してなる半導体
装置において、正の温度係数をもつ抵抗素子と負の温度
係数をもつ抵抗素子をそれぞれ少なくとも一個ずつ接続
して所定の抵抗値を得る前記抵抗素子を備え構成される
。
れた複数の論理素子及び抵抗素子を配線してなる半導体
装置において、正の温度係数をもつ抵抗素子と負の温度
係数をもつ抵抗素子をそれぞれ少なくとも一個ずつ接続
して所定の抵抗値を得る前記抵抗素子を備え構成される
。
次に、本発明について図面を参照して説明する。
第１図は本発明による第１の実施例を示す半導体装置の
部分平面図である。同図に示すように、半導体基板１上
のＮ型エピタキシアル層に選択的に不純物を拡散しＰ型
不純物領域２を形成する。
部分平面図である。同図に示すように、半導体基板１上
のＮ型エピタキシアル層に選択的に不純物を拡散しＰ型
不純物領域２を形成する。
このＰ型不純物領域２上に第１の絶縁膜（図示せず）を
形成し、この第１の絶縁膜に貫通する開口部３ａ及び３
ｂを設ける。次に、Ｐ型不純物領域２に隣接して前記第
１の絶縁膜上に多結晶シリコン層を形成し、選択的に除
去し、多結晶シリコン領域４を形成する。更に、多結晶
シリコン領域４を覆うように、この多結晶シリコン層４
上に第２の絶縁膜（図示せず）を形成し、この絶縁膜に
も開口部３Ｃ１３ｄを設ける。次に、白金シリサイドで
開口部３ａ、３ｂ、３Ｃ及び３ｄを埋める。
形成し、この第１の絶縁膜に貫通する開口部３ａ及び３
ｂを設ける。次に、Ｐ型不純物領域２に隣接して前記第
１の絶縁膜上に多結晶シリコン層を形成し、選択的に除
去し、多結晶シリコン領域４を形成する。更に、多結晶
シリコン領域４を覆うように、この多結晶シリコン層４
上に第２の絶縁膜（図示せず）を形成し、この絶縁膜に
も開口部３Ｃ１３ｄを設ける。次に、白金シリサイドで
開口部３ａ、３ｂ、３Ｃ及び３ｄを埋める。
次に、白金シリサイドで埋められた開口部３ａ、３ｃを
アルミニウムを金属蒸着法により配線５ａと、開口部３
ｂ及び３ｄに配線５Ｃ及び５ｂを設けてそれぞれ接続す
る。このようにすれば、正の温度係数をもつ抵抗素子で
あるＰ型不純物領域２と負の温度係数をもつ抵抗素子で
ある多結晶シリコン領域４とを直列に接続した抵抗素子
を製作したことになる。
アルミニウムを金属蒸着法により配線５ａと、開口部３
ｂ及び３ｄに配線５Ｃ及び５ｂを設けてそれぞれ接続す
る。このようにすれば、正の温度係数をもつ抵抗素子で
あるＰ型不純物領域２と負の温度係数をもつ抵抗素子で
ある多結晶シリコン領域４とを直列に接続した抵抗素子
を製作したことになる。
この抵抗素子の使用状態での抵抗値は、Ｐ型不純物領域
２及び多結晶シリコン領域４の温度係数と公称温度での
それぞれの抵抗値により以下の式で求めることが出来る
。
２及び多結晶シリコン領域４の温度係数と公称温度での
それぞれの抵抗値により以下の式で求めることが出来る
。
まず、各諸元をそれぞれ
Ｒｏ・・・公称温度での抵抗値。
ＲＡ・・・Ｐ型不純物領域の公称温度での抵抗値。
Ｒ１，・・・多結晶シリコン領域の公称温度での抵抗値
。
。
αＡ・・・Ｐ型不純物領域の一次温度係数。
β、・・・Ｐ型不純物領域の二次温度係数。
αＢ・・・多結晶シリコン領域の一次温度係数。
β８・・・多結晶シリコン領域の二次温度係数。
Ｒ１、ＲＩＡ、 ＲＩＢ・・・使用温度での各抵抗値。
Ｔ・・・使用温度。
Ｔｏ・・・公称温度。
とすると、各抵抗値は、
Ｒｏ ＝ ＲＡ ＋ ＲＢ
ＲＩＡ＝ＲＡ （’１＋（２Ａ （Ｔ ＴＯ）
＋βＡ （’ｒ−Ｔ。） ２ 〕 Ｒ＋ａ＝Ｒａ Ｃｌ ＋（２Ｂ （Ｔ−Ｔｇ ）＋β
Ｂ （ＴＴｏ ）２ 〕 である。
＋βＡ （’ｒ−Ｔ。） ２ 〕 Ｒ＋ａ＝Ｒａ Ｃｌ ＋（２Ｂ （Ｔ−Ｔｇ ）＋β
Ｂ （ＴＴｏ ）２ 〕 である。
また、それぞれの使用温度による温度差から発生する抵
抗値の増減分は、 ΔＲＩＡ−ＲＡ （（ＺＡ （Ｔ Ｔｏ ）＋βＡ
（ＴＴｏ）２） ΔＲＩＢ＝ＲＢ （αＢ（Ｔ Ｔｏ ）＋β８（ＴＴ
ｏ）２） となる。
抗値の増減分は、 ΔＲＩＡ−ＲＡ （（ＺＡ （Ｔ Ｔｏ ）＋βＡ
（ＴＴｏ）２） ΔＲＩＢ＝ＲＢ （αＢ（Ｔ Ｔｏ ）＋β８（ＴＴ
ｏ）２） となる。
ここで、使用温度における抵抗値Ｒ１は（ＲＡ＋ＲＢ）
＋（ΔＲＩＡ＋ΔＲＩ Ｂ ）となるがら、ΔＲ１Ａ＋
ΔＲＩＢ＝０となるように設計すれば、温度変化にかか
わらず抵抗値は一定値となる。従って、ΔＲＩＡ＋ΔＲ
１ａ＝Ｏ１Ｒ，，＝ＲＩＡ＋ＲＩＢにより、抵抗値ＲＡ
及びＲＢを求めることが出来る。
＋（ΔＲＩＡ＋ΔＲＩ Ｂ ）となるがら、ΔＲ１Ａ＋
ΔＲＩＢ＝０となるように設計すれば、温度変化にかか
わらず抵抗値は一定値となる。従って、ΔＲＩＡ＋ΔＲ
１ａ＝Ｏ１Ｒ，，＝ＲＩＡ＋ＲＩＢにより、抵抗値ＲＡ
及びＲＢを求めることが出来る。
以上説明した実施例では、不純物領域による抵抗と多結
晶シリコン領域による抵抗とを直列接続した場合を説明
したが、並列接続の場合も同様な考え方でＲＡ及びＲ，
Ｂを決定出来る。
晶シリコン領域による抵抗とを直列接続した場合を説明
したが、並列接続の場合も同様な考え方でＲＡ及びＲ，
Ｂを決定出来る。
第２図は本発明による第２の実施例を示すゲートアレイ
上の部分平面図である。まず、半導体基板１上の第１の
絶縁膜に負の温度係数をもつ多結晶シリコン領域６を形
成する。次に、多結晶シリコン領域６を覆うように、多
結晶シリコン領域６の上に第２の絶縁膜を形成する。次
に、この第２の絶縁膜の上にＮ型工びタキシアル層を形
成し、選択的に不純物を拡散し正の温度係数をもつＰ型
不純物領域７を形成する。次に、開口部３ｅ、３ｆ、３
ｇ及び３ｈを形成し、白金シリサイドで各開口部を埋め
る。次に、アルミニウムの金属蒸着で開口部３ｈと開口
部３ｆと接続する配線５ｄ、開口部３ｇを接続する配線
５ｆ、開口部３ｅを接続する配線５ｅを形成する。これ
によって、負の温度係数をもつ多結晶シリコン領域でな
る抵抗と正の温度係数をもつＰ型不純物領域である抵抗
とを直列に接続してなる抵抗素子が得られたことになる
。
上の部分平面図である。まず、半導体基板１上の第１の
絶縁膜に負の温度係数をもつ多結晶シリコン領域６を形
成する。次に、多結晶シリコン領域６を覆うように、多
結晶シリコン領域６の上に第２の絶縁膜を形成する。次
に、この第２の絶縁膜の上にＮ型工びタキシアル層を形
成し、選択的に不純物を拡散し正の温度係数をもつＰ型
不純物領域７を形成する。次に、開口部３ｅ、３ｆ、３
ｇ及び３ｈを形成し、白金シリサイドで各開口部を埋め
る。次に、アルミニウムの金属蒸着で開口部３ｈと開口
部３ｆと接続する配線５ｄ、開口部３ｇを接続する配線
５ｆ、開口部３ｅを接続する配線５ｅを形成する。これ
によって、負の温度係数をもつ多結晶シリコン領域でな
る抵抗と正の温度係数をもつＰ型不純物領域である抵抗
とを直列に接続してなる抵抗素子が得られたことになる
。
この抵抗素子の抵抗値の設定は、第１の実施例と同じよ
うにして設定出来る。また、この実施例は、二つの抵抗
領域を絶縁膜を介して重ねて出来、また、ループ状でな
いので、リアクタンス分が非常に少くなり、集積度の高
い高速度なゲートアレイに対して第１の実施例より有利
である。
うにして設定出来る。また、この実施例は、二つの抵抗
領域を絶縁膜を介して重ねて出来、また、ループ状でな
いので、リアクタンス分が非常に少くなり、集積度の高
い高速度なゲートアレイに対して第１の実施例より有利
である。
し発明の効果〕
以上説明したように本発明は半導体装置内に正負の温度
係数をもつ各抵抗素子をもつ抵抗を設けたことにより、
互いに温度変化による抵抗値の増減分を補完し合って、
広い使用温度に於いても、抵抗値の変化のない、温度上
昇に伴う動作速度の低下のない、消費電力の少い半導体
装置が得られるという効果がある。
係数をもつ各抵抗素子をもつ抵抗を設けたことにより、
互いに温度変化による抵抗値の増減分を補完し合って、
広い使用温度に於いても、抵抗値の変化のない、温度上
昇に伴う動作速度の低下のない、消費電力の少い半導体
装置が得られるという効果がある。
第１図は本発明による第１の実施例を示す半導体装置の
部分平面図、第２図は本発明による第２の実施例を示す
半導体装置の部分平面図である。 １・・・半導体基板、２．７・・・Ｐ型不純物領域、３
ｆ〜３ｇ・・・開口部、４・・・多結晶シリコン領域、
５ａ〜５ｆ・・・配線、６・・・多結晶シリコン領域。 第 １ 口 第 ｚ 図
部分平面図、第２図は本発明による第２の実施例を示す
半導体装置の部分平面図である。 １・・・半導体基板、２．７・・・Ｐ型不純物領域、３
ｆ〜３ｇ・・・開口部、４・・・多結晶シリコン領域、
５ａ〜５ｆ・・・配線、６・・・多結晶シリコン領域。 第 １ 口 第 ｚ 図
Claims (1)
- 半導体基板の一主面上に形成された複数の論理素子及び
抵抗素子を配線してなる半導体装置において、正の温度
係数をもつ抵抗素子と負の温度係数をもつ抵抗素子をそ
れぞれ少なくとも一個ずつ接続して所定の抵抗値を得る
前記抵抗素子を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15734688A JPH027450A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15734688A JPH027450A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027450A true JPH027450A (ja) | 1990-01-11 |
Family
ID=15647672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15734688A Pending JPH027450A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948671A (en) * | 1984-04-05 | 1990-08-14 | Mitsubishi Petrochemical Co., Ltd. | Multi-layered laminate |
-
1988
- 1988-06-24 JP JP15734688A patent/JPH027450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948671A (en) * | 1984-04-05 | 1990-08-14 | Mitsubishi Petrochemical Co., Ltd. | Multi-layered laminate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4499557A (en) | Programmable cell for use in programmable electronic arrays | |
| US4536784A (en) | Semiconductor device having a junction capacitance, an integrated injection logic circuit and a transistor in a semiconductor body | |
| US8242580B2 (en) | Semiconductor device | |
| JPH01130552A (ja) | 高抵抗素子 | |
| US4785341A (en) | Interconnection of opposite conductivity type semiconductor regions | |
| US5422298A (en) | Method of manufacturing a precision integrated resistor | |
| US7485933B2 (en) | Semiconductor integrated circuit device having polycrystalline silicon resistor circuit | |
| US4803534A (en) | Semiconductor device sram to prevent out-diffusion | |
| US7602044B2 (en) | Semiconductor device having polycrystalline silicon resistors | |
| US6777754B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH027450A (ja) | 半導体装置 | |
| US5739577A (en) | Resistive structure for integrated circuits and method of forming same | |
| US5214497A (en) | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device | |
| EP0065916B1 (en) | Schottky diode - polycrystalline silicon resistor memory cell | |
| US8084314B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0396267A (ja) | 半導体集積回路装置 | |
| JP3160954B2 (ja) | 半導体装置 | |
| JP2606380B2 (ja) | 半導体集積回路 | |
| JP3401994B2 (ja) | 半導体抵抗素子及びその製造方法 | |
| JPS6352467A (ja) | 抵抗素子 | |
| JPS6142945A (ja) | 半導体装置 | |
| JPH09260588A (ja) | 半導体装置 | |
| JPH03101160A (ja) | 半導体集積回路における抵抗回路装置 | |
| JPS5830151A (ja) | 半導体装置及びその製造方法 | |
| JPH0241868Y2 (ja) |