JPH0268799A - サンプル・ホールド回路の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、アナログ信号を記憶或いは遅延するためのサ
ンプル・ホールド回路の制御方法に関するものである。

（従来の技術） サンプル・ホールド回路の従来技術としては、例えば、
第７図に示すような基本的な回路構成のものが知られて
いる。同図中、１はアナログ信号２の信号入力端子であ
り、この信号入力端子１がアナログスイッチ３を介して
キャパシタ５の一端と高入力インピーダンスの単位利得
増幅器７の入力端子に接続されている。キャパシタ５の
他端は低電位点に接続され、単位利得増幅器７の出力端
子は信号出力端子８に接続されている。上記のアナログ
スイッチ３としては、ＣＭＯＳＳｎチャネル又はｐチャ
ネルのＭＯＳＦＥＴ、ＪＦＥＴ等が用いられ、サンプル
・ホールド回路は、通常、これらのアナログスイッチ３
及び単位利得増幅器７等がモノリシックＩＣ化されてい
る。

そして、サンプル・ホールド指令信号（以下、Ｓ／Ｈ信
号という）φが論理“１”のレベルにあるとき、アナロ
グスイッチ３がオンになってアナログ信号２がキャパシ
タ５に充電されてサンプル動作が行われ、Ｓ／Ｈ信号信
号−理“０”の期間中は、アナログスイッチ３がオフに
転じてキャパシタ５に充電されたアナログ信号２のレベ
ルがホールドされるようになっている。

（発明が解決しようとする課題） アナログスイッチ３としてＣＭＯＳスイッチが適用され
たものを例にとって説明すると、ＣＭＯＳスイッチには
ゲート・ドレイン間及びゲート・ソース間にオーバーラ
ツプ容量が存在する。このため、アナログスイッチ３が
オンからオフになる瞬間にＳ／Ｈ信号信号一部が、この
オーバーラツプ容量を介してキャパシタ５に充電される
。また、アナログスイッチ３のオン時に、そのＣＭＯ３
のチャネル内に蓄えられていた電荷の一部もキャパシタ
５に流入して充電される。そして、これらのフィードス
ルー電荷は、キャパシタ５に充電された信号電荷に重畳
されるので、このフィードスルー電荷が、サンプル・ホ
ールド回路のオフセット電圧となって出力に現われ、精
度低下を招く要因となっていた。

また、上記のフィードスルー電荷は、ＣＭＯＳスイッチ
以外のＭＯ５ＦＥＴスイッチ等が適用された場合も同様
に現われる。そして、特に、ＩＣ化により、キャパシタ
５として容量の小さいものが用いられた場合は、上記の
フィードスルー電荷によるサンプル・ホールド回路のオ
フセット電圧が大きくなってしまうという問題があった
。

本発明は上記事情に基づいてなされたしので、アナログ
スイッチのフィードスルー電荷に起因するオフセット電
圧を補償して高精度のサンプル・ホールド回路を実現す
ることのできるサンプル・ホールド回路の制御方法を提
供することを目的としている。

［発明の構成］ （課題を解決するための手段） 本発明は上記課題を解決するために、信号入力端子を第
１のアナログスイッチを介して第１のキャパシタと単位
利得増幅器の入力端子に接続し、該単位利得増幅器の出
力端子を信号出力端子に接続し、前記単位利得増幅器の
入力端子に第２のキャパシタの一端を接続し、該第２の
キャパシタの他端を第２のアナログスイッチを介して前
記単位利得増幅器の出力端子に接続し、前記第１のアナ
ログスイッチと前記第２のアナログスイッチが共に閉じ
ている第１の期間、前記第１のアナログスイッチが閉じ
且つ前記第２のアナログスイッチが開いている第２の期
間、前記第１のアナログスイッチと前記第２のアナログ
スイッチが共に開いている第３の期間及び前記第１のア
ナログスイッチが開き且つ前記第２のアナログスイッチ
が閉じている第４の期間を順次繰返すように当該第１の
アナログスイッチ及び第２のアナログスイッチを開閉制
御して前記第１のキャパシタに入力信号をホールドする
ことを要旨とする。

（作用） 第１のアナログスイッチが閉じているとき、第１のキャ
パシタに入力信号が充電されてサンプル動作が行われる
。一方、第２のアナログスイッチは、第１のアナログス
イッチが閉じた時点から第１の期間だけ遅れて開となり
、この瞬間に第２のキャパシタに第２のアナログスイッ
チのフィードスルー電荷が充電される。この充電電荷の
極性は単位利得増幅器の入力端子との接続点であるノー
ド側が（−）となる。

次いで、第１のアナログスイッチが閉から開になってサ
ンプル動作からホールド動作に変る時点で、その第１の
アナログスイッチのフィードスルー電荷が、信号電荷に
重畳して第１のキャパシタに充電される。このフィード
スルー電荷により第１のキャパシタに充電される電荷の
極性は、前記ノード側が（＋）となる。

第１のアナログスイッチが開になった時点から第３の期
間が経過すると第２のアナログスイッチが閉じ、第２の
キャパシタに充電されていた第２のアナログスイッチの
フィードスルー電荷が前記ノード側に送られて、第１の
キャパシタに充電された第１のアナログスイッチのフィ
ードスルー電荷が相殺され、このフィードスルー電荷に
起因するオフセット電圧が補償されて高精度のサンプル
・ホールド回路が実現される。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図ないし第４図は、本発明の第１実施例を説明する
ための図である。なお、第１図及び後述の第２実施例を
説明するための第５図において、前記第７図における機
器及び回路素子等と同一ないし均等のものは、前記と同
一符号を以って示し重複した説明を省略する。

まず、第１図及び第２図を用いて、この実施例に適用す
るサンプル・ホールド回路の一例を説明する。この実施
例のサンプル・ホールド回路は、第１図中、３が第１の
アナログスイッチ、５が第１のキャパシタとされ、さら
にこの第１のアナログスイッチ３によるフィードスルー
電荷を相殺するため、ノードｌｌ、即ち単位利得増幅器
７の入力端子に第２のキャパシタ６の一端が接続され、
その他端が第２のアナログスイッチ４を介して単位利得
増幅器７の出力端子に接続されている。

単位利得増幅器７の人、出力端子間における第２のキャ
パシタ６と第２のアナログスイッチ４との接続態様は、
上述のように、第２のキャパシタ６を単位利得増幅器７
の入力端子側に接続し、第２のアナログスイッチ４をそ
の出力端子側に接続することが必要であり、この逆の接
続態様では、後述するフィードスルー電荷の相殺作用は
生じない。また、第１のキャパシタ５の容量を０５、第
２のキャパシタ６の容量を０６としたとき、この両者の
容量は０５〜ＣＢでもよい。

９は制御信号発生器であり、この制御信号発生器９から
、制御信号である第１のクロックφ１と、この第１のク
ロックφ１がＨレベルに転じてからτなるデイレ−タイ
ムを以ってＬレベルとなる第２のクロックφ２とが出力
され、第１のアナログスイッチ３がこの第１のクロック
φ１で制御され、第２のアナログスイッチ４が第２のク
ロックφ２で制御されるようになっている。このような
第１、第２のクロックφ１　　φ２を生成する制御信号
発生器９は、例えば、第２図に示すように遅延回路１２
とインバータ１３とからなるデイレーラインにより構成
することができる。そして、Ｓ／Ｈ信号に基づいて、こ
のデイレーラインにより第１、第２のクロックφ１　　
φ２が生成される・なお、第１、第２のクロックφ１　
φ２としては、デイレーラインに代えてロジック回路に
より生成された多相タロツクを用いることもできる。

次に、第３図のタイミングチャート及び第４図を用いて
、上述のように構成されたサンプル・ホールド回路の制
御方法及びその作用を説明する。

第３図（ａ）に示す第１のクロックφ１が論理“１″の
とき第１のアナログスイッチ３がオンとなり、アナログ
信号２が第１のキャパシタ５に充電されてサンプル動作
が行われ、第１のクロックφ１が論理“０”の期間中は
、第１のアナログスイッチ３がオフに転じてその充電さ
れたアナログ信号２のレベルのホールド動作が行われる
。

そして、このようなサンプル及びホールド動作と並行し
て、第３図（ｂ）に示す第２のクロックφ２により、第
２のアナログスイッチ４が制御され、第１のアナログス
イッチ３と第２のアナログスイッチ４とが、次のような
タイミングでオン・オフ制御される。

即ち、第１のアナログスイッチ３と第２のアナログスイ
ッチ４とは、両アナログスイッチ３．４が共にオンとな
る第１の期間Ｔ１、第１のアナログスイッチ３がオンで
且つ第２のアナログスイッチ４がオフとなる第２の期間
Ｔ２　、両アナログスイッチ３．４が共にオフとなる第
３の期間Ｔ３及び第１のアナログスイッチ３がオフで且
つ第２のアナログスイッチ４がオンとなる第４の期間Ｔ
４を順次繰返すようなタイミングでオン・オフ制御され
る。

上記第１〜第４の各期間Ｔ１〜Ｔ４には、次のような条
件が必要とされる。即ち、第１の期間Ｔ１は当該サンプ
ル・ホールド回路のアクイジション時間以上であること
が必要であり、第２の期間Ｔ２は第２のキャパシタ６に
第２のアナログスイッチ４のフィードスルー電荷がチャ
ージされる時間以上あればよく、第３の期間Ｔ３は第１
のキャパシタ５に第１のアナログスイッチ３のフィード
スルー電荷がチャージされる時間以上あればよく、短か
い方がよい。また、第４の期間Ｔ４は当該サンプル・ホ
ールド回路のホールド時間以上が必要である。上記の第
２の期間Ｔ２及び第３の期間Ｔ３は、共に十分小さい時
間である。

なお、上記第１の期間Ｔ１と第３の期間Ｔ３と。

は、制御信号発生器９として、前述のようにデイレーラ
インを用いたときは同じ時間となるが、この雨期間Ｔ１
　とＴ３とは異なる時間であってもよい。

次いで、上述のような制御方法により、第１のアナログ
スイッチ３のフィードスルー電荷Ｑ３が第２のアナログ
スイッチ４のフィードスルー電荷Ｑ４によって相殺され
る作用を第４図の（Ａ）、（Ｂ）を用いて説明する。第
４図（Ａ）は、第１、第２のアナログスイッチとして、
具体的に第１、第２のＭＯ３ＦＥＴスイッチｓ、　　　
ｓ２が用いられた場合を示し、また、Ｃ５は第１のキャ
パシタ５の容量、Ｃ６は第２のキャパシタ６の容量をそ
れぞれ示している。第４図（Ｂ）は、ＭＯ３ＦＥＴスイ
ッチＳのフィードスルー電荷ＱによってキャパシタＣに
チャージされた電荷の極性が、ＭＯ３ＦＥＴスイッチＳ
側が（＋）で、基準点１４側が（−）になることを示し
ている。

第１のクロックφ１が論理“１”の状態では、第１のア
ナログスイッチ３がオンとなり、第１のキャパシタ５に
アナログ信号電圧Ｖｉｎが充電される。一方、第２のア
ナログスイッチ４は、第１のクロックφ１が論理“１”
になった時点から第１の期間Ｔ１だけ遅れてオフとなり
、この瞬間に第２のキャパシタ６は第２のアナログスイ
ッチ４のフィードスルー電荷Ｑ４によって、第４図（Ｂ
）で示した場合と同様に、ノード１１側が（−）となる
ような極性でチャージされる。次いで、第１のクロック
φ１が論理“１”から“０”、即ち、サンプル・ホール
ド回路がサンプル動作からホールド動作に変る時点で、
第１のアナログスイッチ３がオフとなり、そのフィード
スルー電荷Ｑ３がノード１１を経て第１のキャパシタ５
にチャージされる。したがって、第１のキャパシタ５に
蓄えられる総電荷Ｑ５は、次式で示されるようになる。

Ｃ５＝Ｃ５・Ｖ　ｉ　ｎ＋Ｑ３　　　　　−＝（１）こ
のとき、フィードスルー電荷Ｑ３によって第１のキャパ
シタ５にチャージされる電荷の極性について着目すると
、第４図（Ａ）においてｓ２−Ｃ６−ノード１１と、ｓ
、−ｃ５→接地点との回路構造は同じであるので、フィ
ードスルー電荷Ｑ４によってＣＢにチャージされる電荷
の極性は、前述のようにノード１１側が（−）となるの
に対し、フィードスルー電荷Ｑ３よって０５にチャージ
される電荷の極性は、ノード１１側が（＋）となる。

一方、第２のアナログスイッチ４は、第１のアナログス
イッチ３がオフとなった時点から第３の期間Ｔ３だけ遅
れてオンとなるので、第２のキャパシタ６にチャージさ
れていた電荷Ｑ４は、全てノード１１側に送られる。こ
のとき、各フィードスルー電荷Ｑ３　、Ｃ４によって第
１、第２のキャパシタ５．６にそれぞれチャージされる
電荷の極性は、上述したような極性となっているので、
ホールド状態の出力Ｖｏｕｔは、次式で示されるように
なる。

Ｖｏｕｔ−Ｖｉｎ＋（（Ｃ３Ｃ４）／Ｃ５）・・・（２
） 上記（２）式から、第１のアナログスイッチ３と第２の
アナログスイッチ４とを同一形状・特性のものとすれば
、両フィードスルー電荷は、Ｃ３＝Ｃ４とすることがで
きてフィードスルー電荷が相殺され、これに起因するオ
フセット電圧が非常に小さい値となり、高精度のサンプ
ル・ホールド回路が実現される。

次に、上記第１実施例の具体例を述べる。第１のキャパ
シタ５と第２のキャパシタ６に相対誤差０．５％の３０
ｐＦキヤパシタを使用し、第１、第２のアナログスイッ
チ３．４にそれぞれＭＣＩ４０１６を用い、また、単位
利得増幅器７として演算増幅器ＬＦ３５６を用いて第１
図に示すサンプル・ホールド回路を構成した。

一方、上記と同様の部品を用いて前記第７図に示した従
来のサンプル・ホールド回路を構成して、両者の特性比
較を行った。

この結果は、従来のサンプル・ホールド回路では、アナ
ログスイッチのフィードスルー電荷によって約５０ｍＶ
のオフセット電圧が生じたのに対し、この実施例のサン
プル・ホールド回路では、オフセット電圧が３ｍＶ以下
となって極めて高精度のものが実現された。

次いで、第５図及び第６図を用いて、この発明の第２実
施例を説明する。この実施例は、単位利得増幅器自身の
オフセット電圧Ｖｏｓ及び利得誤差εを補償して一層高
精度のサンプル・ホールド回路を実現するようにしたも
のである。

第５図中、１０１は増幅器、１５は第３のアナログスイ
ッチ、１６は第４のアナログスイッチ、１７は第５のア
ナログスイッチ、１８は第３のキャパシタであり、これ
らの機器及び回路部品により、オフセット電圧Ｖｏｓ及
び利得誤差εの補償された単位利得増幅器１０が構成さ
れている。

いま、増幅器１０１の利得を（１−ε）とし、オフセッ
ト電圧をＶｏｓとする。

サンプル状態で第６図に示す第１、第３の各クロックφ
１　　φ３により第１、第３、第４の各アナログスイッ
チ３．１５．１６をオンにすると、第１のキャパシタ５
は人力アナログ電圧Ｖｉｎに充電され、第３のキャパシ
タ１８は増幅器１０１に起因する次のような誤差電圧 ε＊Ｖｉｎ−（１−ε）　　・Ｖｏｓ に第５図中に示す極性で充電される。次いで、第３、第
４のアナログスイッチ１５．１６をオフに制御し、第５
のアナログスイッチ１７をオフに制御すると、第３のキ
ャパシタ１８に充電されている電圧が入力電圧Ｖｉｎに
重畳されるので、サンプル状態の出力電圧Ｖｏｕｔは次
式で示されるようになる。

Ｖｏｕｔ４（１−ε）　　　（Ｖｉｎ＋ε・Ｖｉｎ（１
−ε）　　・’Ｖｏｓ＋Ｖｏｓｌ −（１−ε２）・Ｖｉｎ＋ε （１−ε）・ＶＯ５・・・（３） 上記（３）式から、利得誤差εとオフセット電圧Ｖｏｓ
は、２次の微小量となる。この状態で第２のアナログス
イッチ４をオフに制御し、そのフィードスルー電荷Ｑ４
を第２のキャパシタ６に充電する。そして、次のホール
ド状態で、第１のアナログスイッチ３から第１のキャパ
シタ５に注入されるフィードスルー電荷Ｑ３は、第２の
キャパシタ６に充電されていた電荷Ｑ４が第１のキャパ
シタ５に転送されることにより相殺される。

上述の作用は、第１、第２、第３の各キャパシタ５．６
．１８の容量に比べて、各ノード１１．１９．２０．２
１の寄生容量が小さい場合を仮定して説明しているが、
上記各キャパシタ５．６．１８の容量は、通常、数ｐＦ
であるのに対し、各ノードの寄生容量は数１０ｆＦであ
るのでこの仮定は正しいものである。

ただ、ノード２０に関しては、バッファとしての増幅器
１０１が接続されているため、他のノードに比べて寄生
容量が大になる場合が考えられる。

この場合には、第４のアナログスイッチ１６を第５のク
ロックφ５で制御し、第３のアナログスイッチ１５を第
３のクロックφ３で制御するようにすればよい（第６図
（ａ））。このような制御態様にすれば、第４のアナロ
グスイッチ１６のクロックフィードスルー電荷Ｑ　＋ｅ
は、ノード２０が固定電位なので、その殆んどが第３の
キャパシタ１８に注入されることになる。もし、このと
き、第３のアナログスイッチ１５がオフしていると、第
３のキャパシタ１８に注入される電荷は、ノード２０の
寄生容量との分割となって減少し、その減少分が誤差と
なってしまう。このように、第５図の構成のサンプル・
ホールド回路を、第６図の５相クロツクφ１〜φ５を用
いて制御すると、単位利得増幅器１０自身の利得誤差ε
、オフセット電圧Ｖｏ　ｓ、寄生容量及びクロックフィ
ードスルーの影響も補償されて、−層高精度のサンプル
・ホールド回路が実現される。

［発明の効果］ 以上説明したように、本発明の構成によれば、アナログ
スイッチのフィードスルー電荷に起因するオフセット電
圧が補償されて高精度のサンプル・ホールド回路を実現
することができるという利点がある。そして、サンプル
・ホールド回路は、ディジタル・アナログ及びアナログ
・ディジタルの変換、アナログ信号のサンプル値処理等
に必須の回路であるので、本発明は高精度の信号処理を
行う上で極めて有用なサンプル・ホールド回路の制御方
法を提供することができる。

【図面の簡単な説明】

第１図ないし第４図は本発明に係るサンプル・ホールド
回路の制御方法の第１実施例を説明するための図で、第
１図はサンプル・ホールド回路の構成例を示すブロック
図、第２図は同上サンプル・ホールド回路における制御
信号発生器の構成例を示すブロック図、第３図はサンプ
ル・ホールド信号等を示すタイミングチャート、第４図
はアナログスイッチのフィードスルー電荷の相殺作用を
説明するための回路図、第５図は本発明の第２実施例に
適用するサンプル・ホールド回路の構成例を示すブロッ
ク図、第６図は第２実施例におけるサンプル・ホールド
信号等を示すタイミングチャート、第７図は従来のサン
プル・ホールド回路を示すブロック図である。 １：信号入力端子、 ３：第１のアナログスイッチ、 ４：第２のアナログスイッチ、 ５：第１のキャパシタ、 ６：第２のキャパシタ、 ７．１０：単位利得増幅器、 ８：信号出力端子、　　９：制御信号発生器。 代理人　　弁理士　　三　好　　保　男第５図 第６図（ｂ）　　φ＆−−−Ｆ− 第６図（ｃ）φ２−−−ｌコー 第６図（ｄ）φｉ−−−１− 第２図 第７図

Claims (1)

【特許請求の範囲】
1. 　信号入力端子を第１のアナログスイッチを介して第１
   のキャパシタと単位利得増幅器の入力端子に接続し、該
   単位利得増幅器の出力端子を信号出力端子に接続し、前
   記単位利得増幅器の入力端子に第２のキャパシタの一端
   を接続し、該第２のキャパシタの他端を第２のアナログ
   スイッチを介して前記単位利得増幅器の出力端子に接続
   し、前記第１のアナログスイッチと前記第２のアナログ
   スイッチが共に閉じている第１の期間、前記第１のアナ
   ログスイッチが閉じ且つ前記第２のアナログスイッチが
   開いている第２の期間、前記第１のアナログスイッチと
   前記第２のアナログスイッチが共に開いている第３の期
   間及び前記第１のアナログスイッチが開き且つ前記第２
   のアナログスイッチが閉じている第４の期間を順次繰返
   すように当該第１のアナログスイッチ及び第２のアナロ
   グスイッチを開閉制御して前記第１のキャパシタに入力
   信号をホールドすることを特徴とするサンプル・ホール
   ド回路の制御方法。