JPH026532B2 - - Google Patents
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- JPH026532B2 JPH026532B2 JP60027770A JP2777085A JPH026532B2 JP H026532 B2 JPH026532 B2 JP H026532B2 JP 60027770 A JP60027770 A JP 60027770A JP 2777085 A JP2777085 A JP 2777085A JP H026532 B2 JPH026532 B2 JP H026532B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- terminals
- analog switch
- switch array
- address
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- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 16
- 238000003491 array Methods 0.000 description 8
- 238000002604 ultrasonography Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Ultra Sonic Daignosis Equipment (AREA)
- Electronic Switches (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、フエーズドアレイセクタ走査型超音
波診断装置におけるデイレイマツプに用いて好適
なアナログスイツチアレイに関する。
波診断装置におけるデイレイマツプに用いて好適
なアナログスイツチアレイに関する。
（従来の技術）
セクタ走査型超音波診断装置は、複数の超音波
振動子で構成される超音波トランスデユーサを被
検体に接触させ、超音波ビームを被検体内に順次
角度を変えてセクタ走査を行うように発射し、被
検体内部の断層像を得るものである。ここで、超
音波トランスデユーサからのエコー受信信号は遅
延時間（デイレイタイム）を制御するデイレイマ
ツプを介して位相合わせが行われる。このような
デイレイマツプは、例えば８×４アナログスイツ
チアレイを多数個組合せて構成される。
振動子で構成される超音波トランスデユーサを被
検体に接触させ、超音波ビームを被検体内に順次
角度を変えてセクタ走査を行うように発射し、被
検体内部の断層像を得るものである。ここで、超
音波トランスデユーサからのエコー受信信号は遅
延時間（デイレイタイム）を制御するデイレイマ
ツプを介して位相合わせが行われる。このような
デイレイマツプは、例えば８×４アナログスイツ
チアレイを多数個組合せて構成される。
第９図は、従来の８×４アナログスイツチアレ
イのピン配置例を示した図であり、第１０図はそ
の構成ブロツク図である。ここでは一例として、
MITELセミコンダクタ社製CMOS MT8804Aア
ナログスイツチアレイを例示する。これらの各図
において、VOO，VSS，VEEは何れも電源端子、A0
〜A2は内部にあるアドレスデコーダ１へのアド
レス信号入力端子、AEはアドレスイネエーブル
信号入力端子、D0〜D3はコントロールメモリ２
に書込むデータの入力端子、MRはマスタリセツ
ト信号の入力端子、J0〜J3はアナログスイツチア
レイ３におけるジヤンクタ（縦ラインに接続され
た端子）であり、L0〜L7は横ラインに接続され
たライン端子であり、Ｊ端子とＬ端子間が外部か
らの信号によつて接続され、アドレス信号の通過
が行われる。
イのピン配置例を示した図であり、第１０図はそ
の構成ブロツク図である。ここでは一例として、
MITELセミコンダクタ社製CMOS MT8804Aア
ナログスイツチアレイを例示する。これらの各図
において、VOO，VSS，VEEは何れも電源端子、A0
〜A2は内部にあるアドレスデコーダ１へのアド
レス信号入力端子、AEはアドレスイネエーブル
信号入力端子、D0〜D3はコントロールメモリ２
に書込むデータの入力端子、MRはマスタリセツ
ト信号の入力端子、J0〜J3はアナログスイツチア
レイ３におけるジヤンクタ（縦ラインに接続され
た端子）であり、L0〜L7は横ラインに接続され
たライン端子であり、Ｊ端子とＬ端子間が外部か
らの信号によつて接続され、アドレス信号の通過
が行われる。
アナログスイツチアレイ３において、縦ライン
と横ラインの各交点にはマトリツクス状に複数個
のクロスポイントスイツチ（この例では８×４＝
32個のスイツチ）が配置されており、各スイツチ
がコントロールメモリ２に予め書込んだデータに
応じて、オン、オフ（入／切）するようになつて
いる。
と横ラインの各交点にはマトリツクス状に複数個
のクロスポイントスイツチ（この例では８×４＝
32個のスイツチ）が配置されており、各スイツチ
がコントロールメモリ２に予め書込んだデータに
応じて、オン、オフ（入／切）するようになつて
いる。
（発明が解決しようとする問題点）
このような構成の従来のアナログスイツチアレ
イにおいては、データを入力する入力端子D0〜
D3と、ジヤンクタJ0〜J3とが交互に配置されてお
り、この為に、これをボード等に実装して使用す
る場合、各端子（ピン）に接続させる配線パター
ンを長く引回したり、充分なスペースを必要とす
る等の問題点があつた。このことは、複数個のア
ナログスイツチアレイを組合せて、デイレイマツ
プを構成するような場合、パターン相互間のいわ
ゆる迷結合や、干渉を増大させることになるうえ
に、実装面積が大きくなる等、特に問題となる。
イにおいては、データを入力する入力端子D0〜
D3と、ジヤンクタJ0〜J3とが交互に配置されてお
り、この為に、これをボード等に実装して使用す
る場合、各端子（ピン）に接続させる配線パター
ンを長く引回したり、充分なスペースを必要とす
る等の問題点があつた。このことは、複数個のア
ナログスイツチアレイを組合せて、デイレイマツ
プを構成するような場合、パターン相互間のいわ
ゆる迷結合や、干渉を増大させることになるうえ
に、実装面積が大きくなる等、特に問題となる。
本発明は、このような問題点に鑑みてなされた
もので、その目的は、各端子に接続させる配線パ
ターンを少ないスペースで且つ短くできるように
し、迷結合や干渉を減少させると共に、実装密度
を高くすることのできるアナログスイツチアレイ
を実現することにある。
もので、その目的は、各端子に接続させる配線パ
ターンを少ないスペースで且つ短くできるように
し、迷結合や干渉を減少させると共に、実装密度
を高くすることのできるアナログスイツチアレイ
を実現することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、アドレス
信号をアドレスイネエーブルAE端子に印加され
るAE信号によつてデコードするアドレスデコー
ダと、このアドレスデコーダでデコードされたア
ドレスにデータＤに入力端子に印加されたデータ
が書込まれる書換え可能のコントロールメモリ
と、このコントロールメモリからの信号に応じて
複数個のクロスポイントスイツチが駆動され複数
個のラインＬ端子とジヤンクタＪ端子間の入／切
の接続を行うスイツチアレイとを備え、前記Ｌ端
子とＪ端子を互いに直交する辺に配置すると共に
前記AE端子とＤ端子を互いに直交する辺に配置
し、これらの各端子を含む他の各端子が４辺に配
置される構成としたことを特徴とするものであ
る。
信号をアドレスイネエーブルAE端子に印加され
るAE信号によつてデコードするアドレスデコー
ダと、このアドレスデコーダでデコードされたア
ドレスにデータＤに入力端子に印加されたデータ
が書込まれる書換え可能のコントロールメモリ
と、このコントロールメモリからの信号に応じて
複数個のクロスポイントスイツチが駆動され複数
個のラインＬ端子とジヤンクタＪ端子間の入／切
の接続を行うスイツチアレイとを備え、前記Ｌ端
子とＪ端子を互いに直交する辺に配置すると共に
前記AE端子とＤ端子を互いに直交する辺に配置
し、これらの各端子を含む他の各端子が４辺に配
置される構成としたことを特徴とするものであ
る。
（実施例）
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図は、本発明に係るアナログスイツチアレ
イのピン配置例を示した図である。ここでは、８
×８クロスポイントスイツチを含んで構成される
場合を想定している。
イのピン配置例を示した図である。ここでは、８
×８クロスポイントスイツチを含んで構成される
場合を想定している。
この実施例においては、チツプ１０の４辺にピ
ンが配置されており、ライン端子L0〜L7と、ジ
ヤンクタJ0〜J7とは互いに直交する辺、即ち、こ
の例ではライン端子L0〜L7は左辺に、ジヤンク
タJ0〜J7は上辺にそれぞれ配置されている。又、
データの入力端子D0〜D7は、ジヤンクタJ0〜J7
と対向する下辺に配置されている。又、アドレス
イネエーブル入力端子AEは、データ入力端子D0
〜D7が設けられている辺と直交する右辺に設け
てある。アドレス信号入力端子A0〜A2、各電源
端子VDD，VEE，VSS及びマスターリセツト信号入
力端子MRは、何れも右辺に設けてある。尚、チ
ツプ１０内のブロツク図は、第１０図に示すもの
とほゞ同様である。
ンが配置されており、ライン端子L0〜L7と、ジ
ヤンクタJ0〜J7とは互いに直交する辺、即ち、こ
の例ではライン端子L0〜L7は左辺に、ジヤンク
タJ0〜J7は上辺にそれぞれ配置されている。又、
データの入力端子D0〜D7は、ジヤンクタJ0〜J7
と対向する下辺に配置されている。又、アドレス
イネエーブル入力端子AEは、データ入力端子D0
〜D7が設けられている辺と直交する右辺に設け
てある。アドレス信号入力端子A0〜A2、各電源
端子VDD，VEE，VSS及びマスターリセツト信号入
力端子MRは、何れも右辺に設けてある。尚、チ
ツプ１０内のブロツク図は、第１０図に示すもの
とほゞ同様である。
ここで、実線はチツプ１０を実装するボードの
表パターンを、破線は裏パターンをそれぞれ表わ
しており、データ入力端子D0〜D7に印加された
信号及びジヤンクタJ0〜J7の信号は、何れも実線
で示す縦方向に形成された表パターンを介して、
上辺側及び下辺側から取出すことができるように
なつている。又、アドレスイネエーブル入力端子
AEに印加された信号及びライン端子L0〜L7の信
号は、何れも破線で示す横方向に形成された裏パ
ターンを介して左辺側及び右辺側から取り出すこ
とができるようになつている。
表パターンを、破線は裏パターンをそれぞれ表わ
しており、データ入力端子D0〜D7に印加された
信号及びジヤンクタJ0〜J7の信号は、何れも実線
で示す縦方向に形成された表パターンを介して、
上辺側及び下辺側から取出すことができるように
なつている。又、アドレスイネエーブル入力端子
AEに印加された信号及びライン端子L0〜L7の信
号は、何れも破線で示す横方向に形成された裏パ
ターンを介して左辺側及び右辺側から取り出すこ
とができるようになつている。
このようなピン配置とした本発明に係るアナロ
グスイツチアレイによれば、同様にピン配置され
た複数個のアナログスイツチアレイを組合せてデ
イレイマツプを構成する場合、データ入力端子
D0〜D7及びジヤンクタJ0〜J7の信号は、それぞ
れ同じ信号が縦方向に通過しているので、上下に
隣接するアナログスイツチアレイのD0〜D7及び
J0〜J7端子に対して、ボード上に形成されている
表パターンをそのまま接続することによつて容易
にこれらの信号を印加させることができる。同様
にアドレスイネエーブル入力端子AE及びライン
端子L0〜L7の信号は、それぞれ同じ信号が横方
向に通過しているので、左右に隣接するアナログ
スイツチアレイのAE及びL0〜L7端子に裏パター
ンをそのまま接続することによつて容易にこれら
の信号を印加させることができる。
グスイツチアレイによれば、同様にピン配置され
た複数個のアナログスイツチアレイを組合せてデ
イレイマツプを構成する場合、データ入力端子
D0〜D7及びジヤンクタJ0〜J7の信号は、それぞ
れ同じ信号が縦方向に通過しているので、上下に
隣接するアナログスイツチアレイのD0〜D7及び
J0〜J7端子に対して、ボード上に形成されている
表パターンをそのまま接続することによつて容易
にこれらの信号を印加させることができる。同様
にアドレスイネエーブル入力端子AE及びライン
端子L0〜L7の信号は、それぞれ同じ信号が横方
向に通過しているので、左右に隣接するアナログ
スイツチアレイのAE及びL0〜L7端子に裏パター
ンをそのまま接続することによつて容易にこれら
の信号を印加させることができる。
従つて、余計なリードパターンの引回しは不要
であり、又、ピン相互間の配列も狭くすることが
でき、チツプを小型化することも可能となる。
であり、又、ピン相互間の配列も狭くすることが
でき、チツプを小型化することも可能となる。
第２図は、本発明に係るアナログスイツチアレ
イを組合せて、32×16のクロスポイントスイツチ
を構成する場合のパターンを含めた大きさを表わ
す図である。この例では、一つのアナログスイツ
チアレイは、８×８のクロスポイントスイツチを
含むもので、合計で８個が使用されている。
イを組合せて、32×16のクロスポイントスイツチ
を構成する場合のパターンを含めた大きさを表わ
す図である。この例では、一つのアナログスイツ
チアレイは、８×８のクロスポイントスイツチを
含むもので、合計で８個が使用されている。
第３図は、配線パターンを示した図で、ここで
は３個のアナログスイツチの配線パターンについ
て代表して示してある。この図で実線は表パター
ン、破線は裏パターン、黒丸で示すのはスルーホ
ールを表わしている。
は３個のアナログスイツチの配線パターンについ
て代表して示してある。この図で実線は表パター
ン、破線は裏パターン、黒丸で示すのはスルーホ
ールを表わしている。
第４図及び第５図は、参考のために従来のアナ
ログスイツチアレイ（MITEL8804）（８×４の
クロスポイントスイツチ）を用いて、32×16のク
ロスポイントスイツチを構成する場合のパターン
を含めた大きさを表わす図及び配線パターンを示
した図である。
ログスイツチアレイ（MITEL8804）（８×４の
クロスポイントスイツチ）を用いて、32×16のク
ロスポイントスイツチを構成する場合のパターン
を含めた大きさを表わす図及び配線パターンを示
した図である。
第２図、第３図及び第４図、第５図の比較から
明らかなように、本発明のアナログスイツチアレ
イを複数個組合せてデイレイマツプを構成する場
合、従来のものに比べて実装面積が著しく小さく
できると共に、配線パターンもシンプルにでき
る。
明らかなように、本発明のアナログスイツチアレ
イを複数個組合せてデイレイマツプを構成する場
合、従来のものに比べて実装面積が著しく小さく
できると共に、配線パターンもシンプルにでき
る。
第６図乃至第８図は、本発明に係るアナログス
イツチアレイの他の実施例を示すピン配置図であ
る。何れも８×８クロスポイントスイツチを構成
した場合である。
イツチアレイの他の実施例を示すピン配置図であ
る。何れも８×８クロスポイントスイツチを構成
した場合である。
第６図の実施例は、左、右の対向する辺にD0
〜D7端子と、J0〜J7端子を配置し上辺にL0〜L7
端子を、下辺にVDD，VSS，VEE及びA0〜A2，
AE，MRをそれぞれ配置させたものである。
〜D7端子と、J0〜J7端子を配置し上辺にL0〜L7
端子を、下辺にVDD，VSS，VEE及びA0〜A2，
AE，MRをそれぞれ配置させたものである。
第７図の実施例は、左、右の対向する辺に、
D0〜D7端子と、L0〜L7端子を配置し、上辺にJ0
〜J7端子を配置させたものである。尚、下辺のピ
ン配置は第６図実施例と同様である。
D0〜D7端子と、L0〜L7端子を配置し、上辺にJ0
〜J7端子を配置させたものである。尚、下辺のピ
ン配置は第６図実施例と同様である。
第８図の実施例は、左辺にL4〜L7端子及びD0
〜D3端子を、右辺にL0〜L3端子及びD4〜D7端子
をそれぞれ配置し、上辺に、J0〜J3端子及びAE，
A0〜A2端子を、下辺にJ4〜J7端子及びVDD，MR，
VSS，VEE端子を配置させたものである。
〜D3端子を、右辺にL0〜L3端子及びD4〜D7端子
をそれぞれ配置し、上辺に、J0〜J3端子及びAE，
A0〜A2端子を、下辺にJ4〜J7端子及びVDD，MR，
VSS，VEE端子を配置させたものである。
以上、各実施例で示した本発明のアナログスイ
ツチアレイにおけるピン配置の条件をまとめれ
ば、以下の通りである。
ツチアレイにおけるピン配置の条件をまとめれ
ば、以下の通りである。
(a) ピンが４辺のそれぞれに配置されること
(b) L0，L3，L2…端子と、J0，J1，J2…端子は、
互いに直交する辺に配置されること (c) AE端子と、D0，D1，D2…端子は、互いに直
交する辺に配置されること （発明の効果） 以上説明したように、本発明によれば、各端子
に接続させる配線パターンを短く、且つシンプル
にでき、迷結合や干渉を少なくさせると共に、実
装密度を高くすることのできるアナログスイツチ
アレイが実現できる。
互いに直交する辺に配置されること (c) AE端子と、D0，D1，D2…端子は、互いに直
交する辺に配置されること （発明の効果） 以上説明したように、本発明によれば、各端子
に接続させる配線パターンを短く、且つシンプル
にでき、迷結合や干渉を少なくさせると共に、実
装密度を高くすることのできるアナログスイツチ
アレイが実現できる。
本発明のアナログスイツチアレイは、超音波診
断装置に用いられるデイレイマツプを構成する場
合に使用して特に実用的である。
断装置に用いられるデイレイマツプを構成する場
合に使用して特に実用的である。
第１図は本発明に係るアナログスイツチアレイ
のピン配置例を示した図、第２図は本発明のアナ
ログスイツチアレイを組合せて32×16のクロスポ
イントスイツチを構成する場合のパターンを含め
た大きさを表わす図、第３図はその配線パターン
を示した図、第４図及び第５図は従来のアナログ
スイツチアレイによるパターンを含めた大きさを
表わす図及びその配線パターン、第６図乃至第８
図は本発明に係るアナログスイツチアレイの他の
実施例を示すピン配置図、第９図は従来のアナロ
グスイツチアレイのピン配置図、第１０図はその
構成ブロツク図である。 １…アドレスデコーダ、２…コントロールメモ
リ、３…アナログスイツチアレイ、D0〜D7…デ
ータ入力端子、J0〜J7…ジヤンクタ端子、L0〜L7
…ライン端子、A0〜A2…アドレス信号入力端子、
AE…アドレスイネエーブル入力端子、１０…チ
ツプ。
のピン配置例を示した図、第２図は本発明のアナ
ログスイツチアレイを組合せて32×16のクロスポ
イントスイツチを構成する場合のパターンを含め
た大きさを表わす図、第３図はその配線パターン
を示した図、第４図及び第５図は従来のアナログ
スイツチアレイによるパターンを含めた大きさを
表わす図及びその配線パターン、第６図乃至第８
図は本発明に係るアナログスイツチアレイの他の
実施例を示すピン配置図、第９図は従来のアナロ
グスイツチアレイのピン配置図、第１０図はその
構成ブロツク図である。 １…アドレスデコーダ、２…コントロールメモ
リ、３…アナログスイツチアレイ、D0〜D7…デ
ータ入力端子、J0〜J7…ジヤンクタ端子、L0〜L7
…ライン端子、A0〜A2…アドレス信号入力端子、
AE…アドレスイネエーブル入力端子、１０…チ
ツプ。
Claims (1)
- １ アドレス信号をアドレスイネエーブルAE端
子に印加されるAE信号によつてデコードするア
ドレスデコーダと、このアドレスデコーダでデコ
ードされたアドレスにデータＤ入力端子に印加さ
れたデータが書込まれる書換え可能のコントロー
ルメモリと、このコントロールメモリからの信号
に応じて複数個のクロスポイントスイツチが駆動
され複数個のラインＬ端子とジヤンクタＪ端子間
の入／切の接続を行うスイツチアレイとを備え、
前記Ｌ端子とＪ端子を互いに直交する辺に配置す
ると共に前記AE端子とＤ端子を互いに直交する
辺に配置し、これらの各端子を含む他の各端子が
４辺に配置される構成としたことを特徴とするア
ナログスイツチアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027770A JPS61187847A (ja) | 1985-02-15 | 1985-02-15 | アナログスイツチアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027770A JPS61187847A (ja) | 1985-02-15 | 1985-02-15 | アナログスイツチアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187847A JPS61187847A (ja) | 1986-08-21 |
| JPH026532B2 true JPH026532B2 (ja) | 1990-02-09 |
Family
ID=12230212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027770A Granted JPS61187847A (ja) | 1985-02-15 | 1985-02-15 | アナログスイツチアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3034402U (ja) * | 1996-07-24 | 1997-02-18 | かづ美 山口 | ミニ歯ブラシ |
-
1985
- 1985-02-15 JP JP60027770A patent/JPS61187847A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3034402U (ja) * | 1996-07-24 | 1997-02-18 | かづ美 山口 | ミニ歯ブラシ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187847A (ja) | 1986-08-21 |
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