JPH0258153A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数の処理装置をもつマルチプロセッサシ
ステムにおいて、高速にメモリアクセスを行う情報処理
装置に関するものである。

〔従来の技術〕

第４図は例えば「３２ビツトマイクロプロセサの全容」
（日経マクロウヒル（株）、昭和６１　年１２月１０日
発行）に示された従来のストアイン方式によりキャッシ
ュメモリ内容の更新と主記憶の更新を行う情報処理装置
の構成図であり１図において（１ａ）、　（１ｂ）はそ
れぞれ処理装置であるセントラルプロセツシングユニッ
ト（以下ＣＰＵという）を示し、　　Ｃ２３）Ｉ　（２
ｂ）はＣＰＵ　（１ａ）、　（１ｂ）内の個別メモリで
あるキャッシュメモリ、　　（ｘａ）、　（ｓｂ）はそ
れぞれキャッシュメモリ（２ａ）、　（２ｂ）内にある
データのアドレス情報を持つアドレスアレイ、（４１は
システム制御装＠、　（５＋は上記アドレスアレイ（５
ａ）。

（３ｂ）と同じ内容を持つアドレスアレイ、　　（２６
ａ）。

（２６ｂ）は上記ＣＰＵ（１ａ）、　（１ｂ）にとシ込
むデータのアドレス情報を上記ＣＰＵ（１ａ）、　（１
ｂ）とシステム制御装置（４）の間で転送するアドレス
バス、＠はこのアドレスバス（２６ａ）、（２６ｂ）よ
り入手したアドレス情報が上記アドレスアレイ（５）内
に存在するか否かを判別するアドレスサーチ回路、　　
（４３ａ）。

（４５ｂ）、（４５ｃ）は上記キャッシュメモリ（２ａ
）、　（２ｂ）。

主記憶の間でデータ及びアドレスを転送するアドレス・
データバス、ａｚはアドレス・データバス（４５ａ）、
　（ｓ３ｂ）、　（ＵＣ）の制御を行うバス制御回路。

（１４１は上記アドレスサーチ回路面と上記バス制御回
路α２の間の制御信号線、　ａＳはフェッチするデータ
のアドレス情報をバス制御回路＋１３へ送るアドレスバ
ス、第ハフエッチするデータのアドレス情報。

ｃ！３（斜線部分全部）はフェッチが要求されているデ
ータ、　Ｑａはアドレス情報により実際にフェッチされ
るデータを含むグループ（ブロック）である。

次に動作について説明する。ＣＰＵ（１ａ）　　がアド
レスアレイ（５ａ）をサーチすることによシ　キャッシ
ュメモリ（２ａ）Ｋ必要とするデータが存在するか否か
確認する。データが存在しない場合は、アドレスバス（
２６ａ）を使用してそのデータに関するアドレス情報を
システム制御装置（４）に送る。システム制御装置（４
１は送られたアドレス情報と同一のものがアドレスアレ
イ（５）内に存在するかどうか、アドレスサーチ回路い
を用いてサーチする。アドレスアレイ（５１はアドレス
アレイ（５ａ）（５ｂ）と同一の内容のものが複写され
ており、これをサーチすることで他のキャッシュメモリ
に必要とするデータがあるかわかる。サーチの結果、同
一のものが存在しない場合はバス制御信号線＋１４１に
よりバス制御回路側に対して主記憶からデータをフェッ
チするように指示する。フェッチするデータのアドレス
情報はアドレスバス１５によりバス制御回路＋１２に渡
す。バス制御回路ａＺはデータバス（４５Ｃ）、　（４
ｓａ）を用いて主記憶からＣＰＵ（ｊａ）にデータを転
送する。

アドレスサーチ回路面でのアドレスサーチの結果、アド
レスアレイ（５）内に同一のアドレスアレイが存在した
場合は、データバス制御信号ｆ１４１によ）バス制御回
路α２に対してｃｐ［＋ｂ）がらデータをフェッチする
ように指示する。バス制御回路ａ３はアドレス・データ
バス（４３ｂ）、　（４５ａ）　　を用いてＣＰＵ（１
ｂ）からＣＰＵ（ｊａ）にデータを転送する。フェッチ
するデータのアドレス情報はアドレスバスαりによりバ
ス制御回路α２に渡す。

アドレス・データバス（４ｓｂ）、　（ａｓａ）　　に
よる転送は、アドレス情・報のを用いて、フェッチすべ
きデータのを含むブロックＱ４１内の全てのデータを転
送する。

〔発明が解決しようとする課題〕

従来の、マルチプロセッサシステムにおける情報処理装
置は以上のように構成されているので。

あるＣＰＵが他のＣＰＵ内σ）キャッシュメモリからデ
ータを得る場合には、他のＣＰＵでの処理を一時中断せ
ねばならず、そのために他のＣＰＵでの処理が遅くなる
という問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、マルチプロセッサシステムにおいて、あるＣ
ＰＵが他のＣＰＵ内のキャッンユメモリからデータを得
る場合に、そのデータが複数ＣＰＵから頻繁にアクセス
されるデータである場合には、他のＣＰＵ内部の処理を
中断することなくデータを得ることが可能な装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明に係る。複数の処理装置を有するマルチプロセ
ッサシステムにおける情報処理装置は。

処理装置間に共有メモリを設け、処理装置間で移動した
データについて移動回数を記憶する手段と。

その回数が所定の回数以上になったら、そのデータを共
有メモリに複写し保持する手段と、データが共有メモリ
に存在するかを識別する手段と、そのデータが共有メモ
リにあるときこれをアクセスする手段を設けたものであ
る。

〔作用〕

この発明における情報処理装置は、ある処理装置が他の
処理装置の個別メモリからデータを得た場合に、そのデ
ータの移動回数を記録し、その移動回数が一定の値を越
えたら、そのデータを共有メモリにもストアし、かつデ
ータが共有メモリに存在することを示すビットを立てる
ことＫより以後のフェッチは他の処理装置の個別メモリ
からではなく共有メモリから行なう。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示す構成図で。

（１ａ）、（１ｂ）はそれぞれ処理装置であるＣＰＵ　
を示し、　　（２ａ）、　（２ｂ）はｃｐＵ（＋ａ）、
　（１ｂ）内の個別メモリであるキャッシュメモリ、　
　（５ａ）、　（５ｂ）はそれぞれキャッシュメモリ（
２ａ）、　（２ｂ）内にあるデータσ）アドレス情報を
持つアドレスアレイ、（４）はシステム制御装置、（５
１は上記アドレスアレイ（５ａ）。

（５ｂ）と同じ内容を持つアドレスアレイｅ　　（６ａ
）。

（６ｂ）は上記ｃｐｕ（１ａ）ｓ　（ｔｂ）にと９込む
データに関するアドレス情報を上記ｃｐｔｒ（１ａ）、
　（１ｂ）　　とシステム制御装置（４）の間で転送す
るアドレスバス。

（７）ハこのアドレスバス（６ａ）、（６ｂ）より入手
したアドレス情報が上記アドレスアレイ（５）内に存在
するか否かを判別するアドレスサーチ機能及びそのアド
レス情報が上記アドレスアレイ＋５１内σ〕アドレス情
報と一致した回数をカウントする機能及びその回数をア
ドレス情報に付加する機能及びその値がしきい値以上に
なったらそのアドレス情報内の共有キャッシュメモリに
関するビラトラ立てる機能を有するアドレス情報制御装
置、　　（８ａ）、　（８ｂ）。

（８Ｃ）は上記キャッシュメモリ（２ａ）、　（２ｂ）
、主記憶間でデータ及びアドレスを転送するアドレス・
データバス、（９）は共有キャッシュメモリｅ　　（＋
Ｏａ）。

（＋ｏｂ）は共有キャッシュメモ１月９１へのアドレス
バス、　ｆｉｌｌはアドレス・データバス（８ａ）、　
（８ｂ）内のデータを共有キャッシュメモリに供給する
データバス、α２はアドレス・データバス（８ａ）、　
（８ｂ）。

（８ｃ）とデータ８２０９間のバス制御をするバス制御
回路、　　（＋ｘａ）、　（ｔｓｂ）は上記ＣＰＵ　（
１ａ）、　（ｔｂ）による共有キャッシュメモリアクセ
スリクエスト線。

ａ４はアドレス情報制御装置（７）とバス制御回路（１
２間の制御信号線、　ｔｉＳはフェッチすべきデータの
アドレス情報を口ｚへ渡すアドレスバス、顛はアドレス
情報であ）、ａηはフェッチすべきデータを含むブロッ
クのブロックアドレス、０８はアドレス情報制御装置（
７）によりカウントした値を配憶するカウンタビット、
α９はアドレス情報制御装置により　０Ｎ１０ＦＦされ
る。共有キャッシュメモリに関する識別ビットであり、
ブロックアドレスαηによって指定されたデータが共有
キャッシュメモ１月９）上に存在する場合にＯＮになり
（ＩＫなシ）、存在しない場合はＯＦＦになる（０にな
る。）。

第２図はアドレス情報αＢの内部構成について。

その代表例を示したものであ九第２図（ａ）の（１１１
は目的とするデータを含むブロックの先頭アドレスを示
し、　０２は第１図カウンタビットαａの値が００の場
合を、（至）は第１図共有キャッシュメモリに関する識
別ビット１１９の値が００場合を示している。

第２図（ｂ）のＧｌｌは目的とするデータを含むブロッ
クの先頭アドレスを示し、ＱＡＪは第１図カウンタビッ
トａｓの値が１１の場合を、（至）は第１図共有キャッ
シュメモリに関する識別ビットα９の値が１の場合を示
している。

第３図は１回の転送リクエストによシ転送するデータの
長さを示したものであり、第３図ｆａ）は１回の転送リ
クエストにより８バイトデータを転送することを示した
図であシ、第３図（ｂ）は、１回の転送リクエストによ
り８バイトデータを８回転送する。すなわちブロックの
転送を行うことを示した図である。

次に、第１図に示す実施例の動作について説明する。

まず、第１図においてＣＰＵ　（＋ａ）がＣＰＵ内キャ
ッシュメモリ（２ａ）から必要とするデータが見つから
ない場合、　　ＣＰＵ（＋ａ）がシステム制御装置（４
）にアドレスバス（６ａ）　ｅ通してアドレス情報αｅ
を渡す。

システム制御装置（４）内では、受は取ったアドレス情
報化とアドレスアレイ（５）内のアドレス情報とを。

アドレス情報制御装置（７）Ｋより比較し、一致したら
アドレス情報住Ｇ内のカウンタビット（１δの内容を１
増やし、その値をカウンタビットα＆の値として更新す
るとともに更新した値があるしきい値を越えているか比
較する。しきい値を越えた場合は共有キャッシュメモリ
に関する識別ビットα９をＯＮにし、越えていなければ
ＯＦＦ　＜７）ままとする。このようにして更新された
アドレス情報はアドレス情報制御装置（７１により、ア
ドレスアレイ（５）ドアトレスアレイ（５ａ）、　（５
ｂ）に書きこまれる。さらにアドレス情報制御装置（７
）は、カウンタビット（１［Ｉがあるしきい値を越えな
い場合は、アドレスバスαりによりアドレス情報αｅを
バス制御回路（１３に渡すとともに、制御信号線（１４
１によりバス制御回路（Ｉ２に対し。

キャッシュメモリ（２ｂ）から（Ｚａ）に、アドレスバ
ス（１りにより与えられたアドレス情報σＧに関するデ
ータを移動するよう指示する。バス制御回路αりはその
指示を実行する。カウンタビットαＳがあるしきい値を
越えた場合はアドレス情報制御装置（７１が制御信号線
１１４によりバス制御回路０に与える制御は、アドレス
バス０りにより与えられたアドレス情報０ｅに関するデ
ータをキャッシュメモリ（２ｂ）から（２ａ）に転送す
るとともに、アドレス・データバス＋Ｉｌｌを用いて共
有キャッシュメモ１月９１にも書き込むような制御に切
夛変わる。また、アドレス情報制御装置＋７１でのアド
レスアレイ（５）の内容と、アドレスバス（６ａ）によ
り送られたアドレス情報とが一致していない場合には、
制御信号線α４により指示される制御は、アドレスバス
ｔｉりにょシ与えられたアドレス情報側に関するデータ
全主記憶からキャッシュメモリ（２ａ）に転送するよう
な制御に切り換わる。

第２図は、アドレス情報の代表的な例であり。

それぞれの場合において、　　ＣＰＵのメモリアクセス
の方式が異なる。

第２図ｆａ）は第１図のカウンタビット（１８がａｌｌ
Ｇであり、共有キャッシュメモリに関するビットが０　
（ｏｆｆ　）　ノ場合である。まず第１図のＣＰＵ（１
ａ）はアドレスアレイＯａ）内の目的とするデータに関
するアドレス情報（１ｆ３ヲサーチする。アドレスアレ
イ（５ａ）内にアドレス情報ｔｔｅがあり、　それが第
２図ｆａｌのような値の場合、共有キャッシュメモリに
関する識別ビットがＯ（Ｏｆｆ）なのでこのデータは。

キャッシュメモリ（２ａ）にのみ存在することがわがシ
キャッシュメモリ（２ａ）をアクセスする。　アドレス
アレイ（５ａ）内に目的とするアドレス情報αｅかない
場合はアドレス・データバス（ｓａ）　　１ｌｆｌイて
キャッシュメモリ（２ｂ）もしくは主君ｅ憶からデータ
をブロック単位で得る。

第２図ｆｂｌは第１図のカウンタビットｔ１δが２進数
の１１であり、共有キャッシュメモリに関する識別ビッ
トが１（ＯＮ）の場合である。まずＣＰＵ（１ａ）はア
ドレスアレイ（３ａ）内をサーチし、　目的とするデー
タに関するアドレス情報ｔｉｅをサーチする。

共有キャッシュメモリに関するビットが１（ＯＮ）であ
るアドレス情報ｆｌｌｉは、必ずアドレスアレイ（５ａ
）、　（５ｂ）の両方に存在する。従って、　　ｃｐｕ
（１ａ）は目的とするデータに関するアドレス情報αａ
が第２図＋ｂｌのような場合には、それを第１図（５ａ
）内に見つけることができる。ここで共有キャッシュメ
モリに関する識別ビットが１（ＯＮ）の場合には。

ストア動作とフェッチ動作で制御が異なる。フェッチ動
作の場合にはＣＰＵ　（＋ａ）はアドレスバス（＋Ｏａ
）によシ共有キャッシュメモ１月９）に対してフェッチ
アドレスを渡し、アドレス・データバス１１１１→（８
ａ）を用いてデータをブロック単位でフェッチする。

従って、ＣＰＵ（１ｂ）内のキャッシュメモリ（２ｂ）
をアクセスすることはしない。ストア動作の場合は。

ｃｐｕ（１ａ）はまず、キャッシュメモリ（２ａ）　Ｋ
データをストアすると共に、アドレスバス（＋Ｏａ）　
Ｉｃより共有キャッシュメモリ（９）に対してストアア
ドレスヲ渡シアドレス・データバス（８ａ）→（ｉｌｌ
を用いて、共有キャッシュメモ１月９）に８バイト単位
でデータをストアする。共有キャッシュメモリ（９１へ
のフェッチリクエスト、ストアリクエストは共有キャッ
シュメモリアクセスリクエスト線（１５ａ）Ｋより行う
。

第３図はデータ転送を行う場合のデータ長を示す図であ
りｆａｔは８バイトごとにデータ転送する場合のデータ
長である。（ｂｌはブロック単位にデータ転送する場合
のデータ長であり、８バイト転送を８回繰り返すことに
より１ブロツクの転送が行われたことになる。

なお９以上の説明はＣＰＵ（１ｂ）がアドレスアレイ（
５ｂ）をサーチする場合も同様のことがいえる。

なお、上記実施例では、　ＣＰＵ数が２つのマルチプロ
セッサ構成を示したが、　　ＣＰＵ数を３つ以上にして
も良く、同様のシステム構成で本発明が提示した機能る
有することができる。

また、上記実施例では共有キャッシュメモリを１つしか
持たなかったが、複数個持っても良い。

その場合、どの共有キャッシュメモリにデータを持つの
かを示す情報をアドレス情報に付加しておけば、上記実
施例と同様の機能が実現できる。

〔発明の効果〕

以上のように、この発明によれば、複数の処理装置から
アクセス可能な共用メモリを設けた構成にしたので、あ
る処理装置が他の処理装置内の個別メモリに存在するデ
ータをアクセスする場合に。

アクセス回数の多いデータに関しては、他の処理装置内
の処理を妨げずにデータアクセスが行え。

高速データアクセスが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図　第２図はこ
の発明の一実施例におけるアドレス情報の代表例を示し
た図、第３図はこの発明の一実施例においてデータ転送
を行う場合のデータ長を示した図、第４図は従来の情報
処理装置を示した図である。 （７）はアドレス情報制御装置、（９）は共有キャッシ
ュメモリ、　　（＋Ｏａ）、　（ＩＯｂ）はアトＬ／ス
バス、　　（Ｉｌ＋はデータバス、　　（＋５８）、　
（１５ｂ）はアクセスリクエスト線、σｅはアドレス情
報、αＤはブロックアドレス。 賭はカウンタビット、σ９は識別ビットである。 なお９図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数個の処理装置と、これらの処理装置の処理情報を記
   憶する主記憶装置と、上記処理装置にそれぞれ設けられ
   上記主記憶装置に比べ動作速度が速い個別メモリとを有
   し、それぞれの処理装置が自己及び他の処理装置の個別
   メモリをアクセスできる情報処理装置において、 （ａ）複数の処理装置からアクセスされる共有メモリと
   、 （ｂ）ある処理装置が他の処理装置の個別メモリ内のデ
   ータをアクセスした時、そのデータごとにアクセスした
   回数を記憶する手段と、 （ｃ）上記の回数が所定の回数以上になつたとき、その
   データを共有メモリに複写し保持する手段と、 （ｄ）そのデータが共有メモリに存在していることを示
   す手段と、 （ｅ）そのデータが共有メモリにあるとき、これを各処
   理装置からアクセスする手段 を備えた情報処理装置。