JPH0255437A - Differential logic synchronizing circuit - Google Patents
Differential logic synchronizing circuitInfo
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- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
セント予備方式のマイクロ波多重無線装置の現用機と予
備機へ送信データを差分処理して伝送する送信の差動論
理回路に関し、
送信データを現用機から予備機へ又はその逆に切り替え
る時に、切り替えられた送信データに位相差を生じない
で所謂ヒソトレス切替を可能とすることを目的とし、
入力データを２分岐し夫々、現在の入力データと１タイ
ムスロット前の出力データを加算する加算器と該加算器
の出力を１タイムスロット分だけ遅延させ該加算器へ入
力する遅延器からなる送信の差動論理回路を現用機向け
と予備機向けに別々に設け、現用の論理回路の遅延器の
出力から一定周期で繰り返される特定符号を検出する現
用の検出器と、その検出出力により予備の論理回路の遅
延器の動作を一定時間だけオンしたのちオフする現用の
時限式開閉器を設け、該現用の時限式開閉器により予備
の遅延器の出力を現用の遅延器の出力と同一にして予備
の論理回路の出力を現用の論理回路の出力に同じになる
ように構成する。[Detailed Description of the Invention] [Summary] Regarding a transmission differential logic circuit that differentially processes and transmits transmission data to a working unit and a standby unit of a microwave multiplex radio device using a cent backup method, The purpose of this is to enable so-called Hisotreless switching without causing a phase difference in the switched transmission data when switching to the current input data and vice versa. A transmission differential logic circuit consisting of an adder that adds the output data of the adder and a delay device that delays the output of the adder by one time slot and inputs it to the adder is provided separately for the active machine and the standby machine. , a working detector that detects a specific code that is repeated at a fixed period from the output of the delay device of the working logic circuit, and a working detector that turns on the operation of the delay device of the spare logic circuit for a certain period of time and then turns it off based on its detection output. A timed switch is provided, and the current timed switch makes the output of the backup delay device the same as the output of the current delay device, so that the output of the backup logic circuit becomes the same as the output of the current logic circuit. Configure it as follows.
本発明はディジタルデータを伝送するマイクロ波多重無
線装置に係り、特に現用装置の故障時に予備装置が直く
代替できる様に用意される七ノド予備方式の現用と予備
の各送信装置の変調部の前段に置かれ送信データ入力を
差動処理する送信差動論理回路の現用から予備への切替
に関する。The present invention relates to a microwave multiplexing radio device for transmitting digital data, and in particular to a modulation section of each of the current and backup transmitting devices using a seven-node backup system, which is prepared so that a backup device can immediately replace the current device in the event of a failure. This invention relates to switching from active to standby transmission differential logic circuits that are placed in the preceding stage and differentially process transmission data input.
セント予備方式のディジクルデータのマイクロ波多重無
線装置は、その現用機と予備機の間の切替が、切替時に
おける現用系と予備系の送信データの位相外れに起因す
る符号誤りが生じない所謂ヒツトレス切替が望まれてい
る。Microwave multiplex radio equipment for digital data based on the standby system is capable of switching between the working unit and the standby unit without causing code errors caused by out-of-phase transmission data between the working unit and the standby unit at the time of switching. Hitless switching is desired.
セント予備方式のディジタルデータのマイクロ波多重無
線の送信装置は従来、第６図のブロック図の如く、送信
する多重信号ＣＨｌ、ＣＩ＋ ２のデータを入力し１タ
イムスロフト前の入力データとの差分をとる一個の送信
差動論理回路３＾と、その出力を２分岐して入力し夫々
をディジタル変調、例えば４相ＰＳＫ変調する変調部１
１，２］ とその出力を電力増幅する無線送信機などの
送信部１２．２２からなる同一構成の現用機１０と予備
機２０と、夫々の出力を切替えて高周波大出力信号ＲＦ
を外部へ出力する切替器ＳＷ ４Ａをもち、切替時の符
号誤りを少なくするため、切替器ＳＷ ４Ａを半導体素
子による高速切替器としている。Conventionally, as shown in the block diagram of FIG. 6, a microwave multiplex radio transmission device for digital data using the cent backup method inputs the data of the multiplexed signals CH1 and CI+2 to be transmitted and calculates the difference with the input data one time loft ago. a transmitting differential logic circuit 3^, and a modulation unit 1 which divides its output into two and inputs them and digitally modulates each of them, for example, 4-phase PSK modulation.
1, 2] and a transmitting unit 12, 22 such as a radio transmitter that amplifies the power of the output.
The switch SW 4A is a high-speed switch using a semiconductor element in order to reduce code errors during switching.
上記の第６図の従来の構成例で、送信の差動輪理回路３
Ａを一個として二重化しないのは、送信差動論理回路は
、第７図の構成図の如く、現在のディジタル人力Ｓ□と
、■タイムスロット遅延器Ｔ１−２で遅延した１タイム
スロット前の出力Ｘ １ｌ−１とを加算器ＡＤＤ １−
１で加算して加算結果Ｘ□を出力する。従って、二個の
差動論理回路がある場合は、夫々の１タイムスロット遅
延器Ｔの初期状態および夫々の動作開始時期の差が、二
個の差動論理回路の出力Ｘゎの違いとなるので、入力デ
ータＳｏが同じでも二個の出力データＸ。が同一になら
ないからであって、第６図の如く、−個の差動論理回路
３への出力を２分岐し現用機１０の変調部１１と予備機
２０の変調部２１へ供給している。この為、差動論理回
路３Ａが障害となると、現用機１０と予備機２０の両方
が使用不能となるという問題がある。In the conventional configuration example shown in FIG. 6 above, the transmitting differential wheel circuit 3
The reason why A is not duplicated is that the transmitting differential logic circuit, as shown in the configuration diagram in Figure 7, outputs the current digital input S X 1l-1 and adder ADD 1-
1 and outputs the addition result X□. Therefore, when there are two differential logic circuits, the difference in the initial state of each one time slot delay device T and the start time of each operation will be the difference in the output Xゎ of the two differential logic circuits. Therefore, even if the input data So is the same, there are two output data X. This is because the outputs to the − differential logic circuits 3 are not the same, and as shown in FIG. . Therefore, if the differential logic circuit 3A becomes a failure, there is a problem in that both the active device 10 and the standby device 20 become unusable.
本発明は、セント予備方式の現用機１０と予備機２０の
夫々に一個づつ二個の送信差動論理回路をもたせ、その
出力を同しにして相互の同期をとり、一方の差動論理回
路の障害時に、直ちに他方の差動論理回路が代替できる
ようにする差動論理同期回路を提供することを課題とす
る。The present invention provides two transmission differential logic circuits, one for each of the active machine 10 and the standby machine 20 of the cent standby system, and synchronizes them by making the outputs the same. An object of the present invention is to provide a differential logic synchronous circuit that can be immediately replaced by the other differential logic circuit in the event of a failure.
この課題は、第１図の如く、現用機１０のための送信差
動論理回路１と予備機２０のための送信差動論理回路２
の夫々に、自分の論理回路１（又は２）の遅延器１−２
（又は２−２）の出力Ｘ１１−１である１タイムスロッ
ト前の出力が、一定周期で繰り返される特定符号となっ
たときを検出する検出器１−３（又は２３）と、その検
出出力ｄＨ又はｄ２）により相手の論理回路２（又は１
）の遅延器２−２（又は１−２）の動作を一定時間だけ
オンしたのちオフする時限式開閉器２４（又は１−４）
により、自分の遅延器１−２（又は２−２）の出力Ｘ７
−１と、相手の遅延器２−２（又は１−２）の出力Ｘ
ｎ−１を同一にして相手２を自分１に同期させるように
構成する本発明によって解決される。This problem is as shown in FIG.
Each of the delay devices 1-2 of its own logic circuit 1 (or 2)
A detector 1-3 (or 23) that detects when the output one time slot ago, which is the output X11-1 of (or 2-2), becomes a specific code that is repeated at a constant cycle, and its detection output dH or d2), the other party's logic circuit 2 (or 1
) is a timed switch 24 (or 1-4) that turns on the delay device 2-2 (or 1-2) for a certain period of time and then turns it off.
Therefore, the output X7 of own delay device 1-2 (or 2-2)
-1 and the output X of the other party's delay device 2-2 (or 1-2)
This problem is solved by the present invention, which configures n-1 to be the same and synchronizes the other party 2 with oneself 1.
本発明の差動論理同期回路の構成を示す第１図の原理図
において、
■は、現在の入力データＳ、ｌと１タイムスロット前の
出力データχ、、−１を加算して和にアを現用機１０へ
出力する現用の差動論理回路であって、１−１は、入力
データＳ、、と１タイムスロフト前の出力Ｘ、、−１を
加算する現用の差動論理回路１の加算器、
１−２は、加算器１−１の出力Ｘ、、を１タイムスロッ
ト分だけ遅延させ、１タイムスロフト前の出力Ｘれ−１
を出力する現用の差動論理回路１の遅延器である。In the principle diagram of FIG. 1 showing the configuration of the differential logic synchronous circuit of the present invention, (2) adds the current input data S, l and the output data χ, , -1 from one time slot before and adds them to the sum. 1-1 is a current differential logic circuit that outputs the input data S, , to the current device 10, and 1-1 is the current differential logic circuit 1 that adds the input data S, , and the output X, , -1 from one time loft ago. Adder 1-2 delays the output X, , of adder 1-1 by one time slot, and outputs
This is a delay device of the currently used differential logic circuit 1 that outputs .
２は、現在の入力データＳ、、と１タイムスロフト前の
出力データＸｎ−１を加算して和×７を予備機２０へ出
力する予備の差動論理回路であって、２−１は、入力デ
ータＳＩ＋と１タイムスロット前の出力Ｘｎ−１を加算
する予備の差動論理回路２の加算器、
２−２は、加算器２−１の出力×７を１タイムスロット
分だけ遅延させ、１タイムスロット前の出力×１’ｌ−
１を出力する予備の差動論理回路２の遅延器である。2 is a backup differential logic circuit that adds the current input data S, , and the output data Xn-1 from one time loft ago and outputs the sum x 7 to the backup device 20; The adder 2-2 of the spare differential logic circuit 2 which adds the input data SI+ and the output Xn-1 of one time slot before delays the output x7 of the adder 2-1 by one time slot, Output 1 time slot ago x 1'l-
This is a delay device of the spare differential logic circuit 2 that outputs 1.
■−３は、現用の論理回路１の遅延器１−２の出力Ｘｎ
−１である１タイムスロフト前の出力が一定周期で繰り
返される特定符号となったことを検出する現用の検出器
、
２−３は、予備の論理回路２の遅延器２−２の出力χ、
、−１である１タイムスロット前の出力が一定周期で繰
り返される特定符号となったことを検出する予備の検出
器である。■-3 is the output Xn of the delay device 1-2 of the current logic circuit 1
2-3 is the output χ of the delay device 2-2 of the backup logic circuit 2;
This is a preliminary detector that detects that the output one time slot ago, which is , -1, has become a specific code that is repeated at a constant period.
■−４は、現用の検出器１−３の検出出力ｄ１により予
備の論理回路２の遅延器２−２の動作を一定時間だけオ
ンしたのちオフする現用の時限式開閉器、２−４は、予
備の検出器２−３の検出出力ｄ２により現用の論理回路
１の遅延器１−２の動作を一定時間だけオンしたのちオ
フする予備の時限式開閉器である。■-4 is a current time-limited switch that turns on the operation of the delay device 2-2 of the backup logic circuit 2 for a certain period of time and then turns it off based on the detection output d1 of the current detector 1-3; This is a backup time-limited switch that turns on the operation of the delay device 1-2 of the current logic circuit 1 for a certain period of time and then turns it off based on the detection output d2 of the backup detector 2-3.
そして、現用の時限式開閉器１−４により、予備の遅延
器２−２の出力Ｘ７−１を現用の遅延器１−２の出力Ｘ
。−２と同一にして予備系の論理回路２を現用系の論理
回路１に同期させるように構成する。Then, the current time-limited switch 1-4 converts the output X7-1 of the backup delay device 2-2 into the output X of the current delay device 1-2.
. -2, and the standby logic circuit 2 is configured to be synchronized with the active logic circuit 1.
又、予備の時限式開閉器２−４により、現用の遅延器１
−２の出力Ｘｎ−１を予備の遅延器２−２の出力Ｘ 、
、−１と同一にして現用系の論理回路１を予備系２に同
期させるように構成する。In addition, the current delay switch 1 is
-2 output Xn-1 is the output X of the spare delay device 2-2,
, -1, so that the active system logic circuit 1 is synchronized with the backup system 2.
現用の送信差動論理回路１は、その加算器１−１が、人
力データＳ。と、その遅延器１−２が加算器１−１の出
力ｘｌｌを１タイムスロット分だけ遅延させた１タイム
スロフト前の出力データ×７−０とを加算して和ｘ７を
現用機１０へ出力する。同様に、予備の送信差動論理回
路２は、その加算器２−１が、入力データＳ７と、その
遅延器２−２が加算器２−１の出力ｘ、、を１タイムス
ロット分だけ遅延させた１タイムスロット前の出力Ｘゎ
−３とを加算して和Ｘゎを予備機１０へ出力する。In the currently used transmitting differential logic circuit 1, the adder 1-1 receives human data S. The delay device 1-2 adds the output data x7-0 from one time loft ago, which is obtained by delaying the output xll of the adder 1-1 by one time slot, and outputs the sum x7 to the current machine 10. do. Similarly, in the spare transmission differential logic circuit 2, its adder 2-1 delays the input data S7, and its delay device 2-2 delays the output x of the adder 2-1 by one time slot. and the output Xゎ−3 of one time slot before, and outputs the sum Xゎ to the backup device 10.
現用系１から予備系２への切替は、現用の検出器１−３
が、現用の論理回路１の遅延器１−２の出力Ｘ ｎ−１
である１タイムスロフト前の出力が、一定周期の特定符
号となったときを検出して、検出信号ｄ１を現用の時限
式開閉器１−４へ出力する。すると現用の時限式開閉器
１−４は、現用の検出器１−３の検出出力ｄ１により駆
動され、予備の論理回路２の遅延器２−２の動作を一定
時間だけオンしたのちオフして、予備の遅延器２−２の
出力Ｘゎ−、を現用の遅延器１−２の出力×□１と同一
にするので、予備系２の出力ｘ７と現用系１の出力Ｘ。Switching from active system 1 to standby system 2 is performed using active detector 1-3.
is the output X n-1 of the delay device 1-2 of the current logic circuit 1
It detects when the output one time loft ago becomes a specific code of a constant period, and outputs a detection signal d1 to the current time-limited switch 1-4. Then, the current time-limited switch 1-4 is driven by the detection output d1 of the current detector 1-3, turns on the operation of the delay device 2-2 of the backup logic circuit 2 for a certain period of time, and then turns it off. , the output Xゎ- of the backup delay device 2-2 is made the same as the output x□1 of the current delay device 1-2, so the output x7 of the backup system 2 and the output X of the current system 1.
は同しになり同期する。従って現用系１から予備系２へ
の切替は、ヒソトレス切替となって問題は解決される。will be the same and will be synchronized. Therefore, the switching from the active system 1 to the standby system 2 is a close-to-trace switching, which solves the problem.
予備系２から現用系への切替も、同様に、予備の検出器
２−３が、予備の論理回路２の遅延器２２の出力の１タ
イムスロフト前の出力Ｘ ｎ−１が特定符号となったこ
とを検出して検出信号ｄ２を予備の時限式開閉器２−４
へ出力する。すると予備の時限式開閉器２−４は、予備
の検出器２−３の検出出力ｄ２により駆動され、現用の
論理回路１の遅延器１２の動作を一定時間だけオンした
のちオフして、現用の遅延器１−２の出力Ｘ１１−１を
予備の遅延器２２の出力Ｘ Ｉ＋−１と同一にするので
、現用系１の出力×７と予備系２の出力Ｘ。は同じにな
り同期する。従って予備系２から現用系１への切替は、
ヒソトレス切替となって問題は解決される。Similarly, when switching from the backup system 2 to the active system, the backup detector 2-3 detects that the output Xn-1 one time loft before the output of the delay device 22 of the backup logic circuit 2 becomes a specific code. It detects that the detection signal d2
Output to. Then, the spare time-limited switch 2-4 is driven by the detection output d2 of the spare detector 2-3, turns on the operation of the delay device 12 of the working logic circuit 1 for a certain period of time, and then turns it off. Since the output X11-1 of the delay device 1-2 is made the same as the output XI+-1 of the backup delay device 22, the output of the active system 1 x7 and the output X of the backup system 2. will be the same and will be synchronized. Therefore, switching from backup system 2 to active system 1 is as follows:
The problem will be resolved by switching to a HisoTorres.
第２図は本発明の第１の実施例の差動論理同期回路の構
成を示すブロック図であり、第３図はその動作を説明す
るためのタイムチャートである。FIG. 2 is a block diagram showing the configuration of the differential logic synchronous circuit according to the first embodiment of the present invention, and FIG. 3 is a time chart for explaining its operation.
第２図において、現用の送信差動論理回路１は、２チヤ
ネルの加算器ＡＤＤ １−１ と２つのＤフリップフロ
ップＦＦ４．ＦＦ−２の遅延器１−２で構成され、その
加算器ＡＤＤ １−１が、入力データＳＩＧ １．ＳＩ
Ｇ ２と、その遅延器１−２が加算器１−１の出力×７
を１タイムスロット分だけ遅延させたデータＸ。−１と
を加算し加算結果χ７の出力データＳＴＧ １．ＳＩＧ
２を現用機１０へ出力する。 同様に、予備の送信差
動論理回路２も、２チヤネルの加算器へ〇〇 ２−１
と２つのＤフリップフロップＦＦ−３，ＰＦ−４の遅延
器１−２で構成され、その加算器ＡＤＤ ２−１が、入
力データＳＩＧ １．ＳＩＧ ２と、その遅延器２−２
が加算器２−１の出力Ｘアを１タイムスロット分だけ遅
延させた１タイムスロット前の出力データ×７−４とを
加算し加算結果Ｘ。の出力データＳＩＧ １．ＳＩＧ
２を予備機２０へ出力する。In FIG. 2, the current transmission differential logic circuit 1 includes a two-channel adder ADD 1-1 and two D flip-flops FF4. It is composed of a delay device 1-2 of FF-2, and its adder ADD 1-1 receives input data SIG1. S.I.
G 2 and its delay device 1-2 are the output of adder 1-1 x 7
Data X delayed by one time slot. -1 and the output data STG of the addition result χ7 1. S.I.G.
2 is output to the current machine 10. Similarly, the spare transmission differential logic circuit 2 is also sent to the 2-channel adder 〇〇 2-1
and a delay device 1-2 of two D flip-flops FF-3 and PF-4, and the adder ADD 2-1 receives input data SIG1. SIG 2 and its delay unit 2-2
adds the output Xa of the adder 2-1 to the output data x7-4 from one time slot before, which is delayed by one time slot, to obtain the addition result X. Output data SIG 1. S.I.G.
2 is output to the standby machine 20.
現用の検出器１−３はノアゲートＮ０Ｒ−１で構成され
、時限式開閉器１−４はブレーク接点ｒＬ１をもつ約２
ｍ５ｅｃのタイマリレーＲＬ−１で構成される。The current detector 1-3 consists of a NOR gate N0R-1, and the timed switch 1-4 has a break contact rL1 of about 2
Consists of m5ec timer relay RL-1.
そして現用の検出器１−３のノアゲートＮ０Ｒ−１が、
現用の論理回路ｌの遅延器１−２の出力Ｘ。−１である
２つのＤフリップフロップＦＦ−１，ＦＦ−２の夫々の
０出力の論理和をとり、その出力“Ｈ”により時限式開
閉器１−４のタイマリレーＲＬ−１を駆動する。And the Noah gate N0R-1 of the current detector 1-3 is
Output X of delay device 1-2 of current logic circuit l. -1, respectively, of the 0 outputs of the two D flip-flops FF-1 and FF-2, and the output "H" drives the timer relay RL-1 of the time-limited switch 1-4.
第３図のタイムチャートを用いて予備の論理回路２の同
期確立を説明する。Establishment of synchronization of the backup logic circuit 2 will be explained using the time chart of FIG.
予備の論理回路２は、図示しない予備系の電源投入後、
■現用機（Ｘ−＋）、■予備機（Ｘ、−１）に示す如く
現用の論理回路１とは非同期で動作しているが、現用の
遅延器１−２の■ＦＦ−１の０出力と■ＦＦ−２の出力
０が共に“Ｌ”の時に、現用の検出器１−３のＮ０Ｒ−
１が■ＮＯＲ１出力の如く、“■”を出力し、その出力
“Ｈ”により時限式開閉器１−４のタイマリレー ＲＬ
−１を駆動し、予備の遅延器２−２のＦＦ−３とＦＦ−
４をリセットし、その口出力をＬ″ とするので、［相
］予備の差動論理出力（ｘ７）と■現用の差動論理比力
（Ｘｎ）の如く、同期が確立するので問題がない。The spare logic circuit 2 is operated after power is turned on to a standby system (not shown).
As shown in the current device (X-+) and the backup device (X, -1), they operate asynchronously with the current logic circuit 1, but the current delay device 1-2 ■FF-1's 0 When the output and the output 0 of FF-2 are both “L”, the N0R- of the current detector 1-3
1 outputs "■" like ■NOR1 output, and the output "H" causes timer relay RL of timed switch 1-4.
-1, and FF-3 and FF- of the spare delay device 2-2.
4 is reset and its output is set to L'', so there is no problem because synchronization is established between the [phase] spare differential logic output (x7) and the current differential logic ratio power (Xn). .
なお、タイマリレーＲＬ−１のブレーク接点ｒＬ１が開
放するのは、予備の論理回路２の電源オンの後、約２
ｍ５ｅｃ後であり、例えば入力データＳＩＧ １，５Ｉ
Ｇ２が１．５４４ Ｍｂ／ｓの場合、１データは６００
ｎ５ｅＣであり、リレー接点の開放までに約３００ビ
ツトが入力するので、同期条件が揃うには充分な時間で
ある。Note that the break contact rL1 of timer relay RL-1 opens approximately 2 seconds after the backup logic circuit 2 is powered on.
After m5ec, for example, input data SIG 1,5I
If G2 is 1.544 Mb/s, 1 data is 600
n5eC, and approximately 300 bits are input before the relay contact opens, which is sufficient time for the synchronization conditions to be met.
第４図は本発明の第２の実施例の差動論理同期回路の構
成を示すブロック図であり、第５図はその動作を説明す
るためのタイムチャートである。FIG. 4 is a block diagram showing the configuration of a differential logic synchronous circuit according to a second embodiment of the present invention, and FIG. 5 is a time chart for explaining its operation.
第４図の本発明の第２の実施例の構成は、第２図の第１
の実施例の構成と殆ど同しであり、唯、検出器１−３．
検出器２−３がアンドゲート＾ＮＤＩ、へＮＤ２で構成
され、その出力“Ｈ”を遅延器２−２．遅延器１−２の
ＤフリップフロップＦＦ−３，ＦＦ−４又はＦＦ−１゜
ＦＦ−２の夫々のプリセット端子ＰＲに供給してプリセ
ットする点が相違するだけである。The configuration of the second embodiment of the present invention shown in FIG.
The configuration is almost the same as that of the embodiment, except that the detectors 1-3.
The detector 2-3 is composed of AND gates ^NDI and ND2, and its output "H" is sent to the delay device 2-2. The only difference is that the signals are supplied to the preset terminals PR of each of the D flip-flops FF-3, FF-4 or FF-1°FF-2 of the delay device 1-2 for presetting.
その動作も、第５図のタイムチャートに示す如く、予備
の論理回路２の同期確立は、予備系の電源投入後、■現
用機（Ｘ、−１）、■予備機（Ｘ、−１）に示す如く現
用の論理回路１とは非同期で動作しているが、現用の遅
延器１−２の■ＦＦ−１のΩ出力と■ＦＦ２の出力Ｑが
共に“Ｈ”の時に現用の検出器１−３のＡＮＤ−１が■
＾ＮＤ １出力の如く、“Ｈ”を出力し、その出力“Ｈ
”により時限式開閉器１−４のタイマリレー ＲＬ−１
を駆動し、予備の遅延器２−２ＯＦＦ−３とＦＦ−４を
リセットし、そのΩ出力をＬ″とするので、［相］予備
の差動論理出力（Ｘ、 ’） と■現用の差動論理出
力（ＸＩ、）の如く同期が確立するので問題がない。As shown in the time chart of Fig. 5, the synchronization of the standby logic circuit 2 is established after the power of the standby system is turned on: ■ Working machine (X, -1) ■ Standby machine (X, -1) As shown in , it operates asynchronously with the current logic circuit 1, but when the Ω output of FF-1 and the output Q of FF2 of the current delay device 1-2 are both “H”, the current detector 1-3 AND-1 is ■
^ND Outputs “H” like 1 output, and the output “H”
” Timer relay RL-1 of timed switch 1-4
, reset the spare delay device 2-2OFF-3 and FF-4, and set its Ω output to L'', so that the [phase] difference between the spare differential logic output (X, ') and the current one There is no problem because synchronization is established like the dynamic logic output (XI,).
以上説明した如く、本発明によれば、差動論理回路が二
重化できるため、一方の差動論理回路の故障が他方の差
動論理回路によって救済できるようになり、セット予備
方式のディジタル多重無線回線の信頼性を向上する効果
が得られる。As explained above, according to the present invention, the differential logic circuits can be duplicated, so that a failure in one differential logic circuit can be repaired by the other differential logic circuit, and a digital multiplex radio circuit using a set backup method can be used. This has the effect of improving reliability.
第１図は本発明の差動論理同期回路の構成を示す原理図
、
第２図は本発明の第１の実施例の差動論理同期回路の構
成を示すブロック図、
第３図は本発明の第１の実施例の動作を説明するための
タイムチャート、
第４図は本発明の第２の実施例の差動論理同期回路の構
成を示すブロック図、
第５図は本発明の第２の実施例の動作を説明するための
タイムチャート、
第６図は従来のセント予備方式のディジタル・マイクロ
波多重無線の送信装置のブロック図、第７図は従来の送
信差動論理回路の構成図である。
図において、
１は現用の差動論理回路、２は予備の差動論理回路、１
−Ｌ２−１は加算器、１−２．２−２は遅延器、１−３
゜２−３は検出器、１−４．２−４は時限式開閉器、１
０は現用機、２０は予備機である。
ｒ」 工」
○
■
■
■
■
■
■
■
■
工」 工」
ｅ
■
■
■
■
■
■
■
■FIG. 1 is a principle diagram showing the configuration of a differential logic synchronous circuit according to the present invention, FIG. 2 is a block diagram showing the configuration of a differential logic synchronous circuit according to the first embodiment of the present invention, and FIG. 3 is a diagram showing the configuration of a differential logic synchronous circuit according to the present invention. 4 is a block diagram showing the configuration of the differential logic synchronous circuit of the second embodiment of the present invention, and FIG. 5 is a time chart for explaining the operation of the first embodiment of the present invention. FIG. 6 is a block diagram of a conventional digital microwave multiplex radio transmitter using cent backup method, and FIG. 7 is a configuration diagram of a conventional transmitting differential logic circuit. It is. In the figure, 1 is the current differential logic circuit, 2 is the backup differential logic circuit, 1
-L2-1 is an adder, 1-2.2-2 is a delay device, 1-3
゜2-3 is a detector, 1-4.2-4 is a timed switch, 1
0 is a working machine and 20 is a spare machine. r"工" ○ ■ ■ ■ ■ ■ ■ ■ ■ 工"工" e ■ ■ ■ ■ ■ ■ ■ ■ ■
Claims (1)
ータ（Ｓ＿ｎ）と１タイムスロット前の出力データ（Ｘ
＿ｎ＿−＿１）を加算する加算器（１−１、２−１）と
該加算器の出力（Ｘ＿ｎ）を１タイムスロット分だけ遅
延させ該加算器へ入力する遅延器（２−１、２−２）か
らなり前記加算器の出力（Ｘ＿ｎ）を現用機（１０）へ
出力する現用の差動論理回路（１）と予備機（２０）へ
出力する予備の差動論理回路（２）からなる回路におい
て、該現用の論理回路（１）の遅延器（１−２）の出力
（Ｘ＿ｎ＿−＿１）から一定周期で繰り返される特定符
号を検出する現用の検出器（１−３）と、 該現用の検出器（１−３）の検出出力（ｄ１）により予
備の論理回路（２）の遅延器（２−２）の動作を一定時
間だけオンしたのちオフする現用の時限式開閉器（１−
４）を設け、 該現用の時限式開閉器（１−４）により、予備の遅延器
（２−２）の出力（Ｘ＿ｎ＿−＿１）を現用の遅延器（
１−２）の出力（Ｘ＿ｎ＿−＿１）と同一にして、予備
の論理回路（２）の出力（Ｘ＿ｎ）を現用の論理回路（
１）の出力（Ｘ＿ｎ）と同じにすることを特徴とした差
動論理同期回路。[Claims] Input data (S_n) is divided into two parts, and the current input data (S_n) and the output data one time slot before (X
An adder (1-1, 2-1) that adds _n_-_1) and a delay device (2-1, 2-1) that delays the output (X_n) of the adder by one time slot and inputs it to the adder. 2) consists of a working differential logic circuit (1) that outputs the output (X_n) of the adder to the working machine (10) and a spare differential logic circuit (2) that outputs it to the standby machine (20). In the circuit, a current detector (1-3) detects a specific code repeated at a constant period from the output (X_n_-_1) of the delay device (1-2) of the current logic circuit (1); The current time-limited switch (1-3) turns on the delay device (2-2) of the backup logic circuit (2) for a certain period of time and then turns it off based on the detection output (d1) of the detector (1-3).
4) is provided, and the output (X_n_-_1) of the spare delay device (2-2) is connected to the current delay device (
1-2) output (X_n_-_1), and output (X_n) of the spare logic circuit (2) to the current logic circuit (X_n_-_1).
A differential logic synchronous circuit characterized in that the output (X_n) is the same as the output (X_n) of 1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20676888A JP2689263B2 (en) | 1988-08-20 | 1988-08-20 | Differential logic synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20676888A JP2689263B2 (en) | 1988-08-20 | 1988-08-20 | Differential logic synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0255437A true JPH0255437A (en) | 1990-02-23 |
| JP2689263B2 JP2689263B2 (en) | 1997-12-10 |
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ID=16528767
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20676888A Expired - Fee Related JP2689263B2 (en) | 1988-08-20 | 1988-08-20 | Differential logic synchronization circuit |
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|---|---|
| JP (1) | JP2689263B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311551A (en) * | 1992-01-24 | 1994-05-10 | At&T Bell Laboratories | Digital signal hardware protection switching |
-
1988
- 1988-08-20 JP JP20676888A patent/JP2689263B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311551A (en) * | 1992-01-24 | 1994-05-10 | At&T Bell Laboratories | Digital signal hardware protection switching |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689263B2 (en) | 1997-12-10 |
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