JPH02500467A

JPH02500467A - 映像表示装置用インターフェース

Info

Publication number: JPH02500467A
Application number: JP63503164A
Authority: JP
Inventors: チャニング　ディーン　エイ; チャン　リー　ダブリュー
Original assignee: ザ　チェリー　コーポレーション
Priority date: 1987-03-16
Filing date: 1988-03-15
Publication date: 1990-02-15
Also published as: WO1988007250A3; WO1988007250A2; FI885276A0; EP0304484A4; KR890700887A; EP0304484A1; FI885276A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】１．技術分野本発明は、一般的に映像表示装置用インターフェースに関し、更に詳しくは平面パネルによる直流エレクトロルミネセンス表示装置及びその他の表示装置に適応され、これらの表示装置の高速データ出力及び一定した電流駆動制御を可能にし、かかる特徴によってこれらの表示装置は利益を得るものである。

２、関連技術の説明平面パネルによる映像表示装置は、情報が目視可能な形態で表示される必要があるが、従来の陰極線管（ＣＲＴ）による表示装置が適当でなく、またコスト的に効率的でないポータプル・コンピュータ及びその他の用途に一般的に使用される。現在、比較的コストが安く、電流消費量が少なく、比較的寿命が長いため、液晶表示装置（ＬＣＤ）技術が最も広範に使用されている平面パネルによる表示装置技術である。しかしＬＣＤ技術に問題がないわけではない。ＬＣＤ表示装置では、特に周辺の照明の暗い場合に、しばしばコントラストと可視性が不適当になる。かかる表示装置では、また一般的に視界の角度に厳しい制約がある。

ガスプラズマ及びエレクトロルミネセンス平面パネル表示装置技術は、一般的に周辺の照明状態が十分でない場合でも、これよりもはるかに優れたコントラストと可視性を与える。しかし、これらの技術は、その比較的高いコスト、高い電流消費量、及び比較的短い寿命のため、過去において広く使用されていなかった。

これらの技術の進歩によって、かかるパネルのコストと電流消費量を削減することには成功したが、このようなパネル、及び特にエレクトロルミネセンス・パネルの期待される寿命が比較的短いことは、最近まで引き続き問題であった。

特に、直流エレクトロルミネセンス・パネルに関して、かかるパネルに於ける過剰かつ不均一な電力の散逸と関連する高い発熱効果が、好ましくない程に短い有効寿命の主たる原因であることが判明している。また、比較的低水準の一定の電流駆動信号を使用して平均電力散逸及びそれに付随する発熱を削減することによって、かかるパネルの有効寿命を大巾に伸ばすことのできることが最近発見されている。

一般的に駆動信号が低いレベルであると、駆動信号がより高いレベルである場合と比較して、エレクトロルミネセンス・パネルの発光材料の最大輝度のレベルがより低くなる。しかし、このより低い最大輝度は、補償されることが可能であり、適当な明るさとコントラストは十分に速い速度でパネルをクリアすることによって得られる事が可能である。出力のフレーム速度は、例えば２４〇七が適当な率であるとされてきた。この点で一つ考慮するべきことは、このようなパネルで使用されている発光材料が、一般的にこれと関連する自然に存在する程度の容量を有しており、これはオン及びオフの状態の間での材料の瞬間的なスイッチングを妨げることである。エレクトロルミネセンス・パネルを、例えば２４〇七という比較的速い所望速度で動作させるためには、この自然の容量に急速に打ち勝つことが必要である。本出願の譲受人が所有している、「一定の電流による表示装置用ドライバー」の名称で１９８６年１１月２６日に出願された共願である米国特許出願第９３４．９５８号の教示によれば、望ましい程度に高速のエレクトロルミネセンス表示装置の出力は、最初パネルを比較的レベルが低くて一定の電流駆動信号及び選択された振幅を有する別のプレチャージ・パルスで同時に駆動することによって達成されることができる。プレチャージ・パルスは、特定の発光エレメント即ち画素の電圧を急速にその輝度しきい値の直ぐ下の値にするため短時間加えられる。このプレチャージ・パルスは、そこで取り除かれ、低レベルで定電流の駆動信号が引き続きこのエレメントを駆動してこれを発光させる。

定電流の駆動信号を使用することは、他の表示装置技術にも同様に有利な結果をもたらすことが知られている。例えば、ガス・プラズマ表示装置を駆動するために定電流の駆動信号を使用すると、一般的に照度の均一性が改善され、従って可視性が改善されることが知られている。比較的速い速度で表示装置をクリアする能力は、また直流エレクトロルミネセンス・パネル以外のパネルにとっても有益である。例えば、交流エレクトロルミネセンス・パネルの場合、クリア速度が、表示装置の全体の明るさを決定する。クリア速度を選択的に変化させることによって、種々の明るさのレベルを得ることができる。

エレクトロルミネセンス表示装置技術における最近の改善を利用するために、現在上記の共願で説明されているような定電流の表示駆動回路バーに接続されて動作することのできる映像表示用のインターフェースに対する必要性がある。この必要性は、このようなドライバーに一定の電流とプレチャージ制御を与えることができ、例えば２４〇七の適度に高速のフレーム速度でデータを出力することのできるインターフェースに対する特定の必要性を含んでいる。

従って、本発明の目的は、一定の電流駆動信号を使用することによって利益の成る直流エレクトロルミネセンス表示装置及びその他のディスプレー技術に使用されるかかるインターフェースを提供することである。

本発明の他の目的は、仕様の変化する種々のディジタル映像制御装置及び表示装置に対して柔軟に適応することのできるかかるインターフェースを提供することである。

本発明の更に他の目的は、最小のコストで上記の目的を達成することのできるかかるインターフェースを提供することである。

発明の要約上述の目的及びこれに付随して生じる利点は、映像データを受け取り、この映像データに対応する、定電流表示駆動回路によって発生されるような、複数の実質的に一定の電流表示駆動信号を選択的に制御するために使用される少なくとも１つの制御信号を発生する映像表示装置用インターフェースを設けることによって達成される。制御信号及び映像データは、映像表示を発生するために一緒に出力される。また複数のプレチャージ表示駆動信号を選択的に制御するために使用される少なくとも１つの第２制御信号をまた発生する上述のタイプの映像表示装置用インターフェースが設けられている。この少なくとも１つの第２制御信号は、また映像表示を発生するために映像データと共に出力される。

発明の他の態様に於いて、第１選択速度で映像データを受け取り、それを複数の表示セクションに対応する複数の論理セクションを有する記憶装置に一時的に記憶する映像表示装置用インターフェースが提供される。インターフェースは、そこで各セクションから全体のデータの連続する部分を読み出すことによって、記憶された映像データを読み出す。インターフェースは、第１選択速度よりも速い第２選択速度で映像データを繰返し出力する。

図面の簡単な説明本発明の特性であると信じられる独創的な特徴は、添付の請求の範囲で説明されている。発明は、上述の目的及びそれに付随する利点と共に、図面と関連してこの発明の本好適な実施例の下記の詳細な説明を参照することによって最も良く理解される。

第１図は、コンピュータ、映像ディスプレー、映像メモリ・バンク、ディスプレー・ドライバ、及びその他の外部エレメントを有する典型的な構成で本発明の原理を具現化する映像表示装置用インターフェースを示すブロック図である。

第２図は、好適な映像表示装置用インターフェースによって使用されている表示装置の好ましい論理的分割法及び対応するメモリーマツプを示すブロック図である。

第３図は、映像データが好ましい映像表示装置用インターフェースによって第２図に示すメモリ・マツプから読み出されるフォーマットを示すブロック図である。

第４図は、本発明の原理を具現化する好ましい映像表示装置用インターフェース回路の内部機能構成部品と相互接続部を一般的に示すブロック図である。

第５ａ図乃至第５Ｃ図は、第４図に於いて一般的に示される映像遅延ロジックの詳細を示す概略図である。

第６ａ図は、第４図に於いて一般的に示される反転クロック・ロジックの詳細を示す概略図である。

’４Ｅ６ｂ図乃至第６ｆ図は、第４図に於いて一般的に示される内部クロックロジックの詳細を示す概略図である。

第７ａ図は、第４図に於いて一般的に示されるプログラム・ロジックのライン幅プログラム・サブロジックの詳細を示す概略図である。

第７ｂ図は、第４図に於いて一般的に示されるプログラム・ロジックの定電流時間選択サブロジックの詳細を示す概略図である。

第７ｃ図は、第４図に於いて一般的に示されるプログラム・ロジックのプレチャージ時間選択サブロジックの詳細を示す概略図である。

第８ａ図及び第８ｂ図は、第４図に於いて一般的に示される書き込みロジックの映像入カサプロシックの詳細を示す概略図である。

第８Ｃ図は、第４図に於いて一般的に示される書き込みロジックの書き込み制御サブロジックの詳細を示す概略図である。

第８ｄ図は、第４図に於いて一般的に示される書き込みロジックの書き込みアドレス・カウンタ・サブロジックの詳細を示す概略図である。

第９ａ図乃至第９ｄ図は、第４図に於いて一般的に示される読み出しロジックのメモリ読み出しサブロジックの詳細を示す概略図である。

第９ｅ図は、第４図に於いて一般的に示される読み出しロジックの読み出しアドレス・カウンタ・サブロジックの詳細を示す概略図である。

第９ｆ図乃至第９１図は、第４図に於いて一般的に示される読み出しロジックの読み出し制御サブロジックの詳細を示す概略図である。

第１０ａ図乃至第１０ｄ図は、第４図に於いて一般的に示される読み出し／書き込み処理回路の詳細を示す概略図である。

第１１図は、第４図に於いて一般的に示される列クロック・ロジックの詳細を示す概略図である。

第１２ａ図乃至第１２ｂ図は、第４図に於いて一般的に示される行ドライバ−・データ／クロック・ロジックの詳細を示す概略図である。

第１３図は、第４図に於いて一般的に示されるランプ電源制御ロジックの詳細を示す概略図である。

第１４図は、第４図に於いて一般的に示されるリセット・ロジックの詳細を示す概略図である。

第１５ａ図及び第１５ｂ図は、映像表示装置用インターフェースに対する信号の相対的タイミングを示すタイミング図である。

第１６ａ図乃至第１６ｃ図は、好ましい映像表示装置用インターフェースによって出力される信号の相対的なタイミングを示すタイミング図である。

好適な実施例の詳細な説明図面を参照して、第１図は、本発明の提示実施例である映像表示装置インターフェース（ＶＤＴ）１０を示している。ＶＤＩＩＯは、ディジタル・コンピュータ２０、映像メモリ・バンク３０（Ａ）、映像メモリ・バンク４０（Ｂ）、映像表示装置５０、列表示駆動回路６０、行表示駆動回路７０、高圧電源８０、ウォッチドッグ（ＷａｔｃＭｏｇ）　ＲＣタイマ９０及びパワーオン・リセットＲＣタイマ１００を備えた好適な構成例にて示されている。

その好ましい様式に於いて、ＶＤＩＩＯは、従来通りのプログラマブル・ロジック・アレイ技術を用いた通常の２ミクロンＣＭＯ３技術により好適に構成され得る集積回路チップとして具現化されており、それらは、シリコエックス社（Ｓｉｌｉｃｏｎｉｘ　Ｉｎｃ、）　、セイコー、及び他の数多くの発売元から入手可能である。ＶＤＩＩＯは、好適なチップの様式にて、第１図に示されているように、外部メモリ、駆動回路、電源用構成部品と共に１枚以上の従来のプリント回路板（図示せず）の上に取り付けられてよく、それが更にコンピュータ２０の中に組み込まれてもよく、或いは、例えば表示装置５０と共に複合的に取り付けられてもよい。

好ましいＶＤＩＩＯは、以下に詳しく説明される予定の、２本の映像データ・チャネル１２．１４とクロック・ライン１６とプログラム・コントロール併用の１６本のライン１８とにより、コンピュータ２０へと接続される。もし望むならばディジタル映像データ信号とクロック信号とコントロール信号との何らかの適切なソースがコンピュータ２０の代わりに用いられてよいことが判る。この好ましいＶＤＩＩＯは、いずれも従来通りのデータ・バス３２．４２とアドレス・バス３４．４４とコントロール・バス３６．４６とにより、それぞれ、映像メモリ・バンクＡと映像メモリ・バンクＢとの二つに接続される。ＶＤＩＩＯは、２本の出力制御ライン８２により、高圧電源８０へと接続される。ＶＤｌｌｏは、１０本の並列データ・ライン６２と２本のクロック・ライン６４と４本のコントロール・ラインとにより列表示駆動回路６０へと接続されており、さらに、データ・ライン７２とクロック・ライン７４とにより行表示駆動回路７０へと接続されている。

好ましいＶＤＩＩＯは、ライン１０２によりパワーオン・リセット・タイマ１００にも接続されており、また、ライン９２によりウォッチドッグＲＣタイマ９０へも接続されている。

上述したように、本発明のＶＤＩＩＯは、プレチャージと定電流駆動信号とを印加し得る平面パネル直流エレクトロルミネセンス表示装置と表示駆動回路とに於いて使用されるのが特に好ましい。上述したところと関連を有する共軸の米国特許畠ｗＪ第９３４．９５８号は、６４０列２００行のエレクトロ・ルミネセンス表示装置又は同様な表示装置を駆動し得る性能と特定的な構成とを有する成る行・列駆動回路に関する詳細な説明を含んでいる。

その説明を参考として、本願明細書に記載する。ＶＤＩＩＯの好ましい実施例は、その様な構成の駆動回路とその様な寸法を有する表示装置とに使用されることに特に適している。従って、その説明が引用されてここに記載されている。しかしながら、本発明は望ましい表示装置の特定的な寸法により制限されるものではなく、また、その駆動回路の特定的な設計または構成により制限されるものでもないことが理解されるべきである。

映像メモリ・バンクＡ及びＢ、３０．４０の双方は、それぞれ４ビツト幅の６４にワードとして構成されている２つの２５６にビット・ダイナミック・ランダム・アクセス・メモリ　（ＤＲＡＭ）から構成されている。合計で８ビツト幅の６４にワード映像データ記憶装置となるよう、各バンクのＤＲＡＭは並列に接続されている。各ワードは、行と列との独自のアドレスにより認識され、アクセスされる。富士通のＤＲＡＭであるＭＢ８１４６４とその同等品は合理的な安い価格で適切な性能をもたらすことが分ったので、それが選ばれている。

高圧電源８０は、表示装置５０を駆動するに十分な電圧と電流とを印加し得るものであれば、従来通りのいかなる直流電源であってもよい。必須ではないが、電源８０は、出力を調節しつる何らかの様式を有するのが望ましい。電源８０の出力についての厳密な要求は、使用すべく選択された特定のパネルの仕様によって決められる。この情報は、そうしたパネルのメーカーから容易に入手し得る。

パワーオン・リセットＲＣタイマ１００は、ＶＤＩ供給電圧Ｖ印とアースとの間に接続された抵抗Ｒ２とコンデンサＣ２との直列回路から構成される。供給電圧Ｖｃｃは、約５ｖである。パワーオン・リセット・タイマ１００は、抵抗Ｒ２とコンデンサＣ２との直列回路の接続点にＬのパワーオン・リセット信号ＦＯＲを発生させ、その信号はライン１０２によりＶＤＩＩＯへと導かれ、全てのメモリがリセットされ全てのロジックが既知の状態にあることを保証すべく、その信号は、パワー・アンプに際し約１．５ｍ５ｅｃ間ＶＤＩＩＯをリセット状態に保持するのがよい。コンデンサＣ２の両端の電圧が約１．２５　Ｖに達したとき、リセット状態は解除され、ＶＤＩのロジックは作用を開始する。

ウォッチドッグＲＣタイマ９０もまた、供給電圧Ｖｃｃとアースとの間に接続された抵抗Ｒ１とコンデンサＣ１との直列回路から構成される。ウォッチドッグ・タイマ９０は、抵抗Ｒ１とコンデンサＣ１との接続点にＨのリセット信号ＷＤＲＣを発生させ、その信号は、ライン９２によりＶＤＩＩＯへと導かれ、約４乃至７ｍ５ｅｃの予定の時間内に水平同期信号ＨＤＥＮを伝送することにコンピュータ２０が失敗した場合に表示装置５０を保護するため、ＶＤＩＩＯに、高圧電源８０を抑制させ、副表示駆動回路６０をイネーブルさせる。ウォッチドッグ・タイマ９０に応じてのＶＤＩＩＯの作用とＨＤＥＮ信号との双方については、以下に詳しく説明する。

パワー・アップ後の成る時期に、コンピュータ２０は、ディジタル・クロック信号ＤＯＴＣＬＫをクロック・ライン１６に出力し、さらに、ディジタル映像データ信号Ｖ　Ｉ　Ｄ　Ｅ　ＯＡ、、　ＶＩＤＥＯＢを映像チャネル１２．１４の一方又は双方に出力し、またさらに、水平同期信号ＨＤＥＮと垂直同期信号ＶＤＥＮとを２本のプログラム制御併用ライン１８にそれぞれ出力する。ＤＯＴＣＬＫ信号は、１３．１ＭＨｚ乃至１６．０ＭＨｚの範囲内の周波数であれば許容し得るけれども約１４．３ＭＨｚの公称周波数を有するのが良く、また、約５０％のデユーティ・サイクルと約７０　ｎ　ｓｅｃの公称周期とを有するのが好ましい。

ＶＩＤＥＯＡ信号とＶＩＤＥＯＢ信号とはビット直列信号であり、その各ビットは表示装置５０の画素に対応しており、各ビットの状態は、対応する画素のオン・オフ状態を表している。この好適な実施例に於いては、ＯすなわちＬのビットはオフ状態に対応し、ｌすなわちＨのビットはオン状態に対応する。ＶＩＤＥＯＡ信号とＶＩＤＥＯＢ信号とはＤＯＴＣＬＫ信号により同期させられるのが好ましく、その結果ＤＯＴＣＬＫ信号の各立ち上がり端が、ＶＩＤＥＯＡ信号とＶＩＤＥＯＢ信号との双方もしくはそのいずれか一方の１ビツトをＶＤＩＩＯにクロックする。Ｖ　Ｉ　ＤＥＯＡ信号とＶＩ　ＤＥＯＢ信号との映像データ・ビットは、表示装置５０の最も上の行の最も左の列の画素に対応するビットから開始するよう指令され、その後、表示装置の列の左から右へ、また、下の行へと継続するよう指令される。

コンピュータ２０は、それが出力する映像データの１行毎に１つの水平同期信号ＨＤＥＮを出力する。すなわち、水平同期信号ＨＤＥＮの１サイクルは、映像データ６４０ビツトの各グループに対応する。ＨＤＥＮ信号は、そのグループの最初のＤＯＴＣＬＫに約２０　ｎ　ｓｅｃ先立ってＨとなり、また、そのグループの最後のＤＯＴＣＬＫがＨになってから約５　Ｑ　ｎ　ｓｅｃ後にＬとなる。ＨＤＥＮ信号は、約４４．８μｓｅｃのＨ時間と約１８．８μｓｅｃのＬ時間とを有しており、合計で約６３．６μＳｅＣの周期となる。

コンピュータ２０は、それが出力する映像データのフレーム毎に、】つの垂直同期信号ＶＤＥＮを出力する。この好適な実施例に於いては、入力される映像データの１フレームは、それぞれが６４０ビツトからなる２００行として定義される。それゆえ、ＶＤＥＮ信号の１サイクルはＨＤ　Ｅ　Ｎの２００サイクルに相当する。ＶＤＥＮ信号は、フレームの最初のＨＤＥＮ信号に約２０ｎｓｅｃ先立ってＨとなり、また、フレームの最後のＨＤＥＮ信号に約５０　ｎ　ｓｅｃ遅れてＬとなる。ＶＤＥＮ信号は、約１２−６　ｍ５ｅｃのＨ時間と約４ｍ５ｅｃのＬ時間とを有しており、合計で約１６、６７　ｍ５ｅｃの周期となる。

コンピュータ２０はさらに、後に詳しく説明されるこの好ましいＶＤＩＩＯの幾つかの機能と作用とを制御するための他のコントロール・プログラム信号を、コントロール・プログラム併用ライン１８に出力する。そうした制御信号の一つであるＶＩＤＳＥＬは、この好ましいＶＤＩＩＯが単一映像モードで機能すべきか又は複式映像モードで機能すべきかを選択する。単一映像モードに於いては、ＶＤＩＩＯは、クロック信号ＤＯＴＣＬＫの全速にて、且つ上述したところに等しい限度内で動作し、映像チャネル１２上を１クロツクあたり１ビツトのデータ速度でコンピュータ２０から伝送されるＶＩＤＥＯＡ信号のみを受け取る。複式映像モードに於いては、ＶＤＩＩＯは、ＤＯＴＣＬＫ信号の半分の速度にて、且つ６．５５ＭＨｚ乃至＆ＯＭＨｚの範囲内で動作し、映像チャネル１２のＶＩＤＥＯＡ信号と映像チャネル１４のＶＩＤＥＯＢ信号との双方を同時に受け取る。Ｖ　ＩＤＥＯＡ信号とＶＩＤＥＯＢ信号との双方は、１クロツタあたり１ビツトのデータ速度で伝送される。単一映像モードに於いて、Ｖ　Ｉ　ＤＥＯＡ信号は、偶数列表示データ・ビットと奇数列表示データ・ビットとを含む。複式映像モードに於いては、ＶＩ　ＤＥＯＡ信号は偶数列表示データ・ビットのみを含み、ＶＩＤＥＯＢ信号は、奇数列表示ビットのみを含む。単一映像モードと複式映像モードとのいずれに於いても機能し得るこの好ましいＶＤＩＩＯの能力が、多様な出力設計と仕様とを有するコンピュータ２０への適応を可能にする。水平同期信号ＨＤＥＮと垂直同期信号ＶＤＥＮとは、映像モードの変更によって影響を受けることは無い。

ＶＤＩＩＯが単一映像モードで動作しているか複式映像モードで動作しているかに拘らず、ＶＤＩＩＯは、垂直同期信号νＤＥＮの公称周期１６．６７　ｍ５ｅｃに対応する約６０Ｈｚの最大フレーム速度にて、ビット直列映像データをメモリ・バンクＡとメモリ・バンクＢとのいずれかに受け入れて格納する。ＶＤＥＮがＨである期間内に、コンピュータ２０は、１フレ一ム分の映像データ全体のＶＤＩＩＯへの伝達を完了する。しかし、以下の説明で明らかになるように、ＶＤＩＩＯは、フレーム入力レートの整数倍であるのが好ましい一層高いフレーム出力速度にて、格納された映像データを読み出して表示駆動回路６０．７０へと出力するのに、ＶＤＥＮの全期間を使用する。

ＶＤＩＩＯは、メモリ・バンクＡとメモリ・バンクＢとを二重バッファ・二重フレーム映像メモリとして使用する。この好適な実施例に於いては、各メモリ・バンクは１フレ一ム分の映像データを格納する。このＶＤＩＩＯは、１フレ一ム分の入力映像データを受取ってメモリ・バンクの一方へと格納する期間、すなわち１書き込みサイクルの期間内に、同時に、格納されていた１出力フレ一ム分の映像データの他方のメモリ・バンクからの読み出しと、列表示駆動回路６０へのその送出との４サイクル分、すなわち４読み出しサイクルをなしとげる。このように、好適なＶＤＩＩＯは、約６０七の最初のフレーム・レートにて映像データを受取り：約２４０七の望ましい高速フレーム・レートにて映像データを表示装置へと出力する。この好ましい速度に対して映像出力速度を増大させ又は減少させるため、他の実施例に於いては、ＶＤＩＩＯは、１書き込みサイクルあたり一層多くの読み出しサイクルをなしとげるか、もしくは少ない読み出しサイクルを遂行するに適するよう構成されてよいことが明らかである。

ＶＤＴＩＯが一方のメモリ・バンクにて一つの書き込みサイクルを完了したとき、ＶＤＩＩＯはバンクを切り替えて他方のバンクにて書き込みサイクルを開始する。同時に、上に述べたように、他のメモリ・バンクにて読み出しサイクルの４サイクル分をなしとげる。

上述の加速されたフレーム出力レートを用意するため、この好ましいＶＤＩＩＯは、独創的なメモリ・ビット・マツピング配列を使用する。第２図を参照するに、この好ましいＶＤＩＩＯは、表示装置５０をロジック的に１０個の相等しい垂直セクション＜Ａ−Ｊ）に分割しており、その各々が６４列すなわち６４ビツトの幅を有している。書き込みサイクルの期間内に好ましいＶＤＩＩＯは、受は取った映像データを、１０個のセクション１２２−１４０を有するメモリ・マツプ１２０に従って８ビット並列のワードとしてメモリ内に格納するようになっており、前記のセクション１２２−１４０は、図示の如く、論理的なスクリーンのセクションＡ−Ｊのいずれか１つに対応する。メモリ・マツプ１２０は、映像データの１行に対応させて描かれており、完全な１フルーム中に含まれる２００行の各々毎にそれが反復される。読み出しサイクルの期間中にＶＤＩＩＯは、メモリの各セクション１２２−１４０から選択された番号のビットを読み出し、論理的スクリーンの各セクションに対応する１ビツトを含む並列出力ワードを出力する。ＶＤＩＩＯはこのワードを列駆動回路６０へと伝送し、その列駆動回路６０は、スクリーンの各セクションＡ−Ｊを同時に駆動する。スクリーンの１０個のセクションを同時に埋めることにより、フレーム全体の出力データを伝送するに要する時間が著しく短縮され、それによりＶＤＩＩＯが、各ＶＤＥＮ期間内に４サイクル分の読み出しサイクルを完了することが可能となる。

その上、これ以外の数多くの論理的表示装置分割法と、それに対応するメモリ・マツプとが可能である。しかし、前記の共軸の出願に開示されている列駆動回路６０の構成に相当する上述の１０個のセクションへの分割とそれに対応するメモリ・マツプとが上記に共に記載されており、それ故ここに提示されている。

前記出願は、それぞれ１０個の駆動回路からなるセットを２グループ有している列駆動回路の構成を開示しており、前記１０個の駆動回路の各々は、表示例の３２ビツト分を駆動し得る回路を有している。１０個の駆動回路から成る一方のグループは各表示セクションＡ−Ｊの奇数列を駆動し、他方のグループは偶数列を駆動する。この開示された１０セクション分割とそれに相当するマツプとは、先ず表示装置の各セクションＡ−Ｊの奇数列を同時に駆動し次いで各セクションの偶数列を同時に駆動するようにして交互に駆動すべく、ＶＤＩＩＯが、先ず一方のグループの駆動回路の各々に同時に映像出力データを与え次いで他方のグループの駆動回路の各々に同時に与えるようにして交互にデータを与えることを可能にする。

この好ましいメモリ・マツプ１２０を実行するための代替手段は数多く存在する。例えば１つの方法は、マツプ１２０の各セクション１２２−１４０が個別のメモリを有し、そのメモリに逐次書き込み、それらから並列に読み出す方法である。しかしながらこの実行方法は、各メモリ・バンク３０．４０にかなり多数のメモリ・チップを使用することを必要とし、コストが上昇する。メモリ・バンクあたりの所要メモリ・チップ数とそれに伴うコストとを最小限にするため、このＶＤＩＩＯでは、メモリ・マツプ１２０の各セクションへの受け取った映像データの書き込みと、メモリ・マツプ１２０の各セクションからの格納されていた映像データの読み出しとを独特な方法にて行う。その結果、この１０個のセクションへの分割表示法を実行するに際し、（メモリ・バンクあたり）前記の型式のメモリ・チップ２個と二重バッファ用４×１０出力シフト・レジスタとを必要とするのみである。

第２図及び第３図を参照して、各書き込みサイクルの期間中にＶＤＩＩＯは、連続的なマツプセクションに書き込まれた８ビツトのワードの、マツプ上欄と４ビツトの下欄の４ビツトとを入れ替える。例えば、ＶＤＩＩＯは、各ワードの上欄の４ビツトと下欄の４ビツトとがそれぞれの標準的位置に来るようにして、８ビツトのワード８個からなる第１グループをマツプ１２０内の第１セクシヨン１２２の中に逐次書き込む。次にＶＤＩＩＯは、各ワードの上欄の４ビツトと下欄の４ビツトとが入れ換わるようにして、８ビツトのワード８個からなる第２グループをマツプ１２０内の次のセクション１２４の中に逐次書き込む。８ワードからなるその次のグループは各ワードの上欄の４ビツトと下欄の４ビツトとが標準的位置に来るようにして第３セクシヨン１２６の中へと逐次書き込まれ、そのようにしてマツプの全セクションが完全な１行分の映像データで満たされる迄繰り返される。次いで、新たな行が選択され、マツプ１２０内のその行の部分が同様な手法にて満たされる。この手順は、２００行からなるフレーム全体の映像データがメモリに書き込まれる迄繰り返される。

その後の読み出しサイクルの期間中に、ＶＤＩＩＯは、それぞれの行の為に、メモリ・マツプ１２０に従って８ビツトのワードとして映像データをメモリから読み出す。ＶＤＩＩＯは、当初、一つのマツプセクション内の１つのワードの上欄の４ビツトの後にその次のセクション内のワードの下欄の４ビツトが続き、その下欄の４ビツトの後には次に続くマツプセクション内の相当するワードの上欄の４ビツトが続くようにして各ワードを読み出す。

例えば、最初のメモリ読み出しサイクルに於いてＶＤＩＩＯが読み出す８ビツトのワードは、その上欄の４ビツトは第１マツプセクシヨン１２２内の第１ワード（ＣＯＬ・０）からのビット０−３であり、その下欄の４ビツトは第２マツプセクシヨン１２４内の第１ワード（ＣＯＬ・８）からのビット６４−６７である。

第２読み出しサイクルに於いてはＶＤＩＩＯは、第３マツプセクシヨン１２６の第１ワード（ＣＯＬ・１６）からビット１２８−１３１を読み出し、続いて第４マツプセクシヨン１２８の第１ワード（、ＣＯＬ・２４）からビット１９２−１９５を読み出す。

ＶＤＩＩＯは、各マツプセクションから４ビツトずつを読み出す迄、すなわち５ワ一ド分のメモリ読み出しを終える迄、こうした手法にてメモリからの読み出しを継続する。したがって、最後のワード読み出しには、マツプセクション１３８の第１ワード（ＣＯＬ−６４）からのビット５１２−５１５と、マツプセクション１４０の第１ワード（ＣＯＬ・７２）からのビット５７６−５７９とが含まれる。

ＶＤＩＩＯは、メモリから読み出した５つのワードを、これより説明する要領で４×１０シフト・レジスタ１５０内に格納する。

シフト・レジスタ１５００４ビット幅のセクション１５２−１７０の各々は論理的な表示セクションＡ−Ｊのうちの一つに対応しており、そうしたセクションの１行のための最初の連続的４ビツトの映像データを含んでいる。

メモリからの５ワード読み出しの次回のセットに於いては、ＶＤＩＩＯは、成るマツプセクションに於ける一つのワードの、上欄の４ビツトから取り残された下欄の４ビツトを読み出し、次に、後続のマツプセクションに於ける相当するワードの、下欄の４ビツトに取り残された上欄の４ビツトを読み出す。すなわち、ＶＤＩは、第２の４×１０シフト・レジスタ１８０内に格納する前に、ワードの上欄の４ビツトと下欄の４ビツトとを入れ替える。

例えば、メモリからの第６回目の読み出しに於いては、ＶＤｌｌｏは、第１マツプセクシヨン１２２の第１ワード（ＣＯＬ・０）のビット４−７を下位４ビツトとして読み出し、次に、第２マツプセクシヨン１２４の第１ワード（ＣＯＬ・８）のビット６８−７１を上位４ビツトとして読み出す。ＶＤＩＩＯは、このワードが第２シフト・レジスタに格納されるときに、ビット４−７が上位４ビツトとなりビット６８−７１が下位４ビツトとなるように、上位４ビツトと下位４ビツトとを入れ替える。ＶＤＴＩＯは、１０個のマツプセクション１２２−１４０の各々から次の連続的４ビツト映像データが読み出されて、第２シフト・レジスタ１８０の１０個のセクション１８２−１９９の対応する各々に格納される迄、メモリからの読み出しをこの様な要領で継続する。こうして、第２シフト・レジスタ１８０の１０個のセクション１８２−１９９の各々は、１０個の論理的表示セクションＡ−Ｊの各々の１行分の映像データの為の、後続の連続的４ビツトを格納する。

ＶＤＩＩＯ沫次に、上述の要領にて、第１マツプセクシヨン１２２の第２ワード（ＣＯＬ・１）からの読み出しと護１シフト・レジスタ１５０へのそのワードの格納とを開始し、また、各セクションの第３ワードに対しても同様に機能し、各セクションから８ワードすべてが読み出される迄反復される。ＶＤＩＩＯがメモリから一方のシフト・レジスタ１５０へと読み込んでいる期間中に、他方のレジスタ１８０から、メモリからの前回の５ワード読み込みによる映像データが、１０ビット並列ワードとして、列駆動回路６０の２つのグループの一方へ、また他方へと、交互に出力される。この１０ビツト・ワードの各ビットは１０個の論理的表示セクションＡ−Ｊのうちの一つずつに対応しており、それゆえ表示装置５０の１行は、１０個のセクションが同時に満たされる。表示セクションＡ−Ｊの各々に対応する連続４ビツトの全てをシフト・レジスタ１８０が転送した後、ＶＤｌｌｏはレジスタを切り替えて第２レジスタ１８０への読み込みを継続的に行い、その間に第２レジスタ１８０は、次の連続４ビツト・データを表示セクションＡ−Ｊの各々へと転送する。

１０個の表示セクションＡ−Ｊの各々を同時に満たずための、メモリ・マツプ１２０からの読み出しと、シフト・レジスタ１５０．１８０への映像データの格納及び駆動回路６０への転送との交互から成る上述のサイクルは、完全な１フレ一ム分の映像データがメモリから読み出されて駆動回路６０へと出力される迄、６４０ビツトから成る行の映像データの各々について繰り返される。その後、この機能を有するＶＤ１０シックはリセットされ、同一画面の映像データが同じメモリ・バンクから読み出されるようにして新しい読み出しサイクルが始まる。前に述べたように、２４〇七のフレーム出力速度とすべく、ＶＤＥＮの各期間中に上述の読み出しサイクルが４回為し遂げられる。

第４図は、この好ましいＶＤＩＩＯの機能の詳細なブロック図である。このＶＤＩＩＯは、読み出しロジック２００、書き込みロジック２２０、読み出し／書き込み処理回路２４０、プログラム・ロジック２５０、映像遅延ロジック２６０、クロック反転ロジック２６２、内部クロック−ロジック２６４、列クロック・ロジック２６６、行駆動回路データ／クロック・ロジック２６８、ランプ電源制御ロジック２７０およびリセット・ロジック２７２を含む。さらに、読み出しロジック２００は、読み出し制御サブロジック２１０、読み出しアドレス・カウンタ・サブロジック２１２およびメモリ読み出しサブロジック２１４を含む。またさらに、書き込みロジック２２０は、映像入カサプロシック２３０、書き込みアドレス・カウンターサブロジック２３２および書き込み制御サブロジック２３４を含む。また、プログラム・ロジックは、ライン幅プログラム・サブロジック２５２、プレチャージ時間選択サブロジック２５４および定電流時間選択サブロジック２５６を含む。

映像遅延ロジック映像遅延ロジック２６０は、映像データ信号ＶＩＤＥＯＡ及びＶ　ＩＤＥＯＢの、水平映像同期信号ＨＤＥＮに対する制御された遅延もしくは前進をもたらす。

映像遅延ロジック２６０は、コンピュータ２０から、遅延制御信号ＶＩＤＤＬＯ及びＶ　Ｉ　ＤＤＬ　１、同期信号ＨＤＥＮ及びＶＤＥＮとともにＶＩＤＥＯＡ信号及びＶＩ　ＤＥＯＢ信号を受け取る。その上、映像遅延ロジック２６０は、内部クロック・ロジック２６４から、クロック信号ＤＣＬＫ１及びＭＨ２８を受け取る。その映像遅延ロジック２６０は、ＶＩＤＤＬＯ信号とＶ　Ｉ　ＤＤＬ　１信号との状態いかんによってＨＤＥＮ信号に対しＤＣＬＫＩ信号の１サイクル分だけそれぞれ前進又は遅延させられたＶＩＤＥＯＡ信号及びＶＩＤＥＯＢ信号である映像データ信号Ｖ　Ｉ　ＤＡと映像データ信号ＶＩＤＢとを発生させる。

本好適な実施例に於いては、Ｖ　Ｉ　ＤＤＬ　ＯとＶＩＤＤＬＩとが共にＬもしくは共にＨである場合には、映像遅延ロジック２６０は、ＶＩＤＥＯＡ信号とＶＩＤＥＯＢ信号のいずれをもシフトさせない。Ｖ　Ｉ　ＤＤＬ　ＯがＬでＶＩＤＤＬＩがＨである場合には、映像遅延ロジック２６０は、ＶＩＤＥＯＡとＶ　Ｉ　ＤＥＯＢとをＨＤＥＨに対して１クロツク・サイクルだけ遅延させる。

ＶＩＤＤＬＯがＨでＶＩＤＤＬｌ（Ｌである場合ニハ、映像遅延ロジ−／　り２６０　＋ｉ、ＶＩＤＥＯＡとＶＩ　ＤＥＯＢとをＨＤ　Ｅ　Ｎ　１．：対して１クロツタ・サイクルだけ前進させる。この１クロツク・サイクル・シフト制御は、コンピュータ２０から出力される同期信号、クロック信号及びデータ信号が整列していない場合でも、各フレームの映像データの最初のビット又は最後のビットをＶＤｌｌｏが受け取ることを確実にするのに有用である。映像遅延ロジック２６０は、１クロツタ・サイクル塩のいずれかの方向への信号のずれを補償し得る。

映像遅延ロジック２６０は、さらに、ＭＨ２８クロック信号の８サイクル分だけ遅延させられた後縁を有するＨ　Ｄ　Ｅ　Ｎ信号である遅延水平同期信号ＨＤＥＮ８を発生させる。ＨＤＥＮ信号の後縁の８クロツク・サイクル分の遅延は、次の行のデータを受け取るべくＶＤ１０シックがリセットされる前に各々６４０ビツトでなる行の映像データの最後の８ビツトがメモリに書き込まれることを確実にする。８ビツトの直列データを８ビツトのワードに変換するには８クロツク・サイクルを要するので、当然、その分の遅延が必要となる。こうして、各ワードがメモリ内に書き込まれる前に、８クロツク・サイクルの遅延が存在する。

その上、映像遅延ロジック２６０は、ＶＤＩＩＯにより内部的に使用される２つのリセット信号、ＶＤＥＮＲ３及びＬＷＰＣＬＲを発生させる。ＶＤＥＮＲ３信号は、ＭＨ２８クロック・パルス２つ分の幅の負極性リセット信号であり、各フレームの最初に垂直同期信号ＶＤＥＮの立ち上がりと同時にＬとなり、その後に生ずる２つめのＭＨ２８クロック信号の立ち上がりでＨとなる。νＤＥＮＲ３信号は、以下に詳しく述べられるようにライン幅プログラム・サブロジック２５２に予定の計数値を予めセットし、各々の新しいフレームのデータの最初に於いて、行駆動データ／クロック併用ロジック２６８、読出し制御サブロジック２１０、及び書き込みアドレス・カウンタをリセットする。ＬＷＰＣＬＲ信号は、Ｍｌ（Ｚ８クロック・パルス１つ分の幅の負極性リセット信号であり、ＶＤＥＮ信号の立ち上がりと同時にＬとなり、その後に生ずる最初のＭＨ２８クロック信号の立ち上がりでＨとなる。ＩＪＰＣＬＲ信号は、各々の新しいフレームの最初に、ライン幅プログラム・サブロジック２５２をリセットする。

第５ａ図乃至第５Ｃ図は、映像遅延ロジック２６０の詳細を示す。第５ａ図を参照して、映像遅延ロジック２６０は、Ｄラッチ３００．３０２．８ビツト・シフト・レジスタ３０４、ＡＮＤゲート３０６およびＯＲゲート３０８を含む。ラッチ３００．３０２は、ＤＣＬＫＩクロック信号によりクロックされ、ＦＯＲ信号によりリセットされる。シフト・レジスタは、ＭＨ２８クロック信号によりクロックされ、ＦＯＲ信号によりリセットされる。妥当なフレーム期間内にＨＤＥＮ信号が生ずることを確実にするため、ＨＤＥＮとＶＤＥＮとがＡＮＤゲート３０６により制御される。

ラッチ３００．３０２は、ＤＣＬＫＩの２サイクル分だけ遅延させられたＨＤＥＮ信号のシフト・レジスタ３０４への通過を制御する。ＯＲゲート３０８の出力ＨＤＥＮ８はＨＤＥＮ信号の立ち上がりと共にＨとなり、シフト・レジスタ３０４は、ＨＤＥＮ信号の後縁に続く８クロツク・サイクルの間、ＯＲゲート３０８の出力がＬとなることを妨げる。第１５ａ図は、ＨＤＥＮ信号とＨＤＥＮ８信号との時間関係を示すタイミング図である。

第５ｃ図を参照して、映像遅延ロジック２６０は、その上に、Ｄラッチ３１０．３１４及びＮＡＮＤゲート３１６．３１８を含む。Ｄラッチ３１０．３１４は、ＭＨ２８信号によりクロックされ、ＦＯＲ信号によりセットされる。Ｄラッチ３１０．３１４とＮＡＮＤゲート３１６とは協同して、ＮＡＮＤゲート３１６の出力に於けるＶＤＥＮＲ３信号を、ＶＤＥＮ信号の立ち上がりに於いてＭＨ２８の２クロツク・サイクル期間だけＬにし、その後Ｈに戻す。Ｄラッチ３１０とＮＡＮＤゲート３１８とは協同して、Ｎ’ＡＮＤゲート３１８の出力に於けるＬＷＰＣＬＲ信号を、ＶＤＥＮ信号の立ち上がりに於いてＭＨ２８の１クロツク・サイクル期間だけＬにし、その後Ｈに戻す。第１５ｂ図は、ＶＤＥＮ信号とＶＤＥＮＲ３信号とＬＷＰＣＬＲ信号との相対的なタイミングを示すタイミング図である。

第５ｂ図を参照して、映像遅延ロジック２６０は、更に直列に接続されたＤラッチ３２０．３２２．３２４の第１セツトと、直列に接続されたＤラッチ３２６．３２８．３３０の第２セツトとを有する。直列に接続されたラッチの第１セツトは、入力データとしてＶＩＤＥＯＡ信号を受け取る。直列に接続されたラッチの第２セツトは、入力データとしてＶＩＤＥＯＢ信号を受け取る。

これらラッチの全ては、ＤＣＬＫＩ信号によりクロックされる。

直列に接続されたラッチ３２０．３２２．３２４は、ＮＯＲゲート３３２．３３４．３３６．３３８と協同する。ＮＯＲゲート３３８の出力として、ＶＩＤＡ信号が表れる。直列に接続されたラッチ３２６．３２８．３３０は、ＮＯＲゲート３４０．３４２．３４４．３４６と協同する。ＮＯＲゲート３４６の出力として、ＶＩＤＢ信号が表れる。ＮＡＮＤゲート３４８．３５０．３５２と排他的ＯＲゲート３５４とは、Ｖ　Ｉ　ＤＤＬ　ＣＨｆｆ号トＶ　Ｉ　ＤＤＬ１信号とをデコードすべくＮＯＲゲート３３２．３３４．３３６．３３８と協同し、それによりＶＩＤＡ信号は、ＶＩＤＥＯＡ信号に対し、ＶＩＤＤＬＯ及びＶＩＤＤＬＩの状態いかんによりＤＣＬＫＩの１サイクル又は２サイクル又は３サイクル分だけ遅延させられる。同様にしてＮＯＲゲート３４０．３４２．３４４．３４６はＮＡＮＤゲート３４８．３５０．３５２および排他的ＯＲゲート３５４と協同し、その結果ＶＩＤＢ信号は、ＶＩＤＥＯＢ信号に対し、Ｖ　Ｉ　ＤＤＬ　Ｏ及びＶ　Ｉ　ＤＤＬ　１の状態いかんによりＤＣＬＫＩの１サイクル又は２サイクル又は３サイクル分だけ遅延させられる。Ｖ　Ｉ　ＤＤＬ　Ｏ信号とＶ　Ｉ　ＤＤＬ　１信号とは、その両者が共にＬ又は共にＨである場合にはＶＩＤＥＯＡ信号とＶＩＤＥＯＢ信号とが２クロツク・サイクルだけ遅延させられるようにしてデコードする。ＶＴＤＤＬＯがＬでＶ　Ｉ　ＤＤＬ　１がＨである場合には、Ｖ　Ｉ　ＤＡ倍信号ＶＩＤＢ信号とは３クロツク・サイクルだけ遅延させられる。ＶＩＤＤＬＯがＨでＶＩＤＤＬＩがＬである場合には、ＶＩＤＡ信号とＶＩＤＢ信号とは１クロツク・サイクルだけ遅延させられる。第５ａ図および第５ｃ図に示されているようにＨＤＥＮ信号は常にＤＣＬＫＩの２サイクル分だけ遅延させられるので、ＶＩＤＡ信号とＶＩＤＢ信号との１クロツク・サイクルの遅延はＨＤＥＮ信号に対する１サイクルの相対的前進をもたらし、それらの２クロツクの遅延は相対的には遅延も前進ももたらさず、それらの３クロツク・サイクルの遅延はＨＤＥＮ信号に対する１クロツク・サイクルの相対的遅延をもたらす。

クロック反転ロジック再び第４図を参照して、ＶＤＩＩＯによる映像データ・ビットの適切な検出を確保するため、映像データ信号ＶＩ　ＤＥＯＡ、ＶＩＤＥＯＢとＤＯＴＣＬＫ信号とのずれを補償すべく、ＶＤｌｌｏの内部に於いて、クロック反転ロジック２６２がクロック信号ＤＯＴＣＬＫの相すなわち極性が交互になるようにを制御する。

クロック反転ロジック２６２は、クロック相制御信号ＳＥＬＣＬにとクロック信号ＤＯＴＣＬＫとをコンピュータ２０から受け取る。５ＥＬＣＬＫ信号のＬは、クロック反転ロジック２６２に、ＤＯＴＣＬＫ信号の相をＶＤＩＩＯ内部にて１８０度反転させる。５ＥＬＣＬＫ信号のＨは、クロック反転ロジックがＤＯＴＣＬＫ信号の相を反転させることを不可能にする。クロック反転ロジック２６２は、　５ＥＬＣＬＫ信号の状態いかんにより相の反転の有無を制御されたＤＯＴＣＬＫ信号に相当するクロック信号ＤＣＬＫ１を出力する。クロック反転ロジック２６２は、内部クロック・ロジック　２６４と映像入カサプロシック２３０と映像遅延ロジック２６０とへ向けて、ＤＣＬＫＩ信号を出力する。第６ａ図は、クロック反転ロジック２６２の詳細を図示している。クロック反転ロジック２６２は排他的論理和ゲート３６０とインバータ３６２とでなる簡単な構成となっており、それらは、５ＥＬＣＬＫ信号がＬであるときにはＤＯＴＣＬＫ信号を反転させ、５ＥＬＣＬＫ信号がＨであるときにはＤＯＴＣＬＫ信号をそのままで通過させるべく協力する。ＤＣＬＫＩ信号は、排他的論理和ゲート３６０の出力側に表れる。

内部クロック・ロジック第４図に示されているように、内部クロック・ロジック２６４は、コンピュータ２０により準備された１つのクロック信号から、ＶＤＩＩＯの他のロジック・ブロックにより内部的に使用される数多くのクロック信号とクロック・デコード信号とを派生させる。

内部クロック・ロジック２６４は、映像モード選択信号ＶＩＤＳＥＬと垂直同期信号ＶＤＥＮとをコンピュータ２０から受け取り、ＤＣＬに１クロツタ信号を反転クロックロジック２６２から受け取り、さらに、遅延させられた水平同期信号であるＨＤＥＮ８を映像遅延ロジック２６０から受け取る。内部クロック・ロジック２６４は、ＭＨ２８クロック信号を発生させてそれを映像遅延ロジック２６０へと出力する。ＭＨ２８出力は、ＶＩ　ＤＳＥＬＳＥＬ信号いかんによって、ＤＣＬＫＩ信号と同じであったり、２分の１に分周されたＤＣＬＫＩ信号に等しかったりする。ＶＩＤＳＥＬ信号のＬは、分周されないＤＣＬＫＩ信号を選択する。内部クロック・ロジックはまた、ＭＨ２１６信号をも発生させて、それを、プログラム・ロジック２５００３つのサブロジック・ブロックの全てと、書き込みロジック２２０の書き込み制御サブロジック２３４と、読み出しロジック２００の読み出し制御サブロジック２１０と、行駆動データ／クロック・ロジック２６８と、傾斜電圧電源制御ロジック２７０とのそれぞれへと向けて出力する。ＭＨ２１６クロツク信号は、２逓倍されたＭＨ２８クロック信号である。内部クロック・ロジック２６４はまた、Ｘ２ＤＩＶ３クロック信号をも発生させて、それを、読み出しロジック２００の読み出し制御サブロジック２１０へと向けて出力する。Ｘ２ＤＩＶ３クロツクは、ＭＨ２８クロック信号が２逓倍された後さらに３分の１に分周されたものである。その上、内部クロック・ロジック２６４は、書き込みロジック２２０内の、書き込みアドレス・カウンタ・サブロジック２３２と書き込み制御サブロジック２３４との双方へと向けて、Ｘ２ＤＩＶ６クロツク信号を出力する。Ｘ２ＤＩＶ６クロツク信号は、２分の１に分周されたＸ２ＤＩＶ３クロック信号である。さらに、内部クロック・ロジック２６４は、フレームを交替させるにあたりメモリ・バンクＡとメモリ・バンクＢとを切り替えるため、ＴＦＲＡＭＥクロック信号とＦＦＲＡＭＥクロック信号とを、読み出し／書き込みマルチプレクサ２４０へと出力する。ＴＦＲＡＭＥ信号は、２分の１に分周された垂直同期信号ＶＤＥＮである。ＦＦＲＡＭＥはＴＦＲＡＭＥの反転したものである。その上さらに、内部クロック・ロジック２６４は、ＭＨｚ１６クロツク信号からデコードされる正極性の、ＭＨ２１６クロツク１つの幅を有するパルスであるクロック・デコード信号ＤＥＣ２、ＤＥＣ３、ＤＥＣＩＯ１ＤＥＣ１６、ＤＥＣ３８、ＤＥＣ４５、ＤＥＣ６０、ＤＥＣ６１を発生させる。内部クロック・ロジック２６４は、プログラム・ロジック２５０内のプレチャージ時間選択サブロジック２５４と定電流時間選択サブロジック２５６とへ向けてＤＥＣ６０信号を出力し、行駆動データ／クロック・ロジック２６８へと向けてＤＥＣ２信号を出力し、さらに、傾斜電圧電源制御ロジック２７０へと向けてＤＥＣ３信号とＤＥＣ１０信号とＤＥＣ１６信号とＤＥＣ３ｇ信号とＤＥＣ４５信号とを出力する。

第６ｂ図ないし第６ｆ図は、内部クロック・ロジック２６４の詳細を図示する。

第６ｂ図を参照して、内部クロック・ロジック２６４は、入力を２分の１に分周し得る構成に接続されたＤラッチ回路３６４を含む。Ｄラッチ回路３６４は、ＤＣＬＫＩ信号によりクロックされ、ＦＯＲ信号によりリセットされる。Ｄラッチ回路３６４のＱ出力には、２分の１に分周されたＤＣＬＫＩ信号が表れる。ＤＣＬＫＩ信号とＤラッチ回路３６４のＱ出力とは、ＶＩＩ）ＳＥＬ信号の状態いかんにより、それぞれアンド・ゲート３６６とアンド・ゲート３６８とにより制御される。Ｖ！ＤＳＥＬ信号のＨは、Ｄラッチ回路３６４のＱ出力を、アンド・ゲート３６８を通過してオア・ゲート３７０の出力側へと通らせる。ＶＩＤＳＥＬ信号のＬは、ＤＣＬＫＩ信号を、アンド−ゲート３６６を通過してオア・ゲート３７０の出力側へと通らせる。オア・ゲート３７０の出力に於ける信号は、ＭＨ２８信号である。

第６ｃ図を参照して、内部クロック・ロジック２６４は、２分の１に分周し得る構成に配置されたＤラッチ回路３７４を含む。

Ｄラッチ回路３７４は、ＶＤＥＮ信号によりクロックされ、ＦＯＲ信号によりリセットされる。ラッチ回路３６４のＱ出力に表れる第６ｅ図を参照して、内部クロック・ロジック２６４は、Ｖｃｃに結線されたデータ入力端子を有するＤラッチ回路３８０を含む。

Ｄラッチ回路３８０は、ＭＨ２８信号によりクロックされ、ＦＯＲによりリセットされる。ＭＨ２８信号によりクロックされた後にＤラッチ回路３８０のＱ出力に表れるＨレベル信号は、ＮＡＮＤゲート３８２とインバータ３８４とを通り、ＭＨ２８信号と共に、直列に接続されたＤラッチ回路３８６．３８８．３９０でなる遅延線回路へと入力される。ラッチ回路３９０のＱ出力に表れるその遅延線回路の出力は、遅延させられていないインバータ３８４出力信号と共に排他的ＯＲをとられる。インバータ４０４の出力に現れる信号は、ＭＨ２８信号の周波数の２倍の周波数を有しており、それがＭＨ２１６クロツク信号となる。さらに、この内部クロック・ロジックは、Ｄラッチ回路４０６．４０８．４１０と、ＮＯＲゲート４１２．４１４．４１６．４１８と、インバータ４２０とを含む。ラッチ回路４０６．４０８は、ＭＨ２１６信号によりクロックされる。ラッチ回路４１０は、インバータ４２０により反転させられたＭＨ２１６信号によりクロックされる。ラッチ回路４０６．４０８．４１０の全ては、ＦＯＲ信号によりリセットされる。ラッチ回路４０６．４０８．４１０は、ＭＨ２１６信号の周波数の３分の１の周波数を有する信号をＮＯＲゲート４１６の出力側に発生させるべく、ＮＯＲゲート４１２．４１４．４１６．４１ｇと協力して働く。この信号は、Ｘ２ＤＩＶ３クロツク信号と呼ばれる。

第６ｆ図を参照して、内部クロック・ロジック２６４は、さらに、Ｄラッチ回路４２４とＡＮＤゲート４２６とを含む。Ｄラッチ回路４２４は、入力を２分の１に分周し得る構成に接続されており、Ｘ２ＤＩＶ３クロック信号によりクロックされる。ＡＮＤゲート４２６の出力は、ＦＯＲがＬレベルであるときに、ＶＤｌｌｏから受け取る映像データの各行の終端に於いて、ＨＤＥＮ８信号の立ち下がりと同時にＤラッチ回路４２４をリセットする。

Ｄラッチ回路４２４のＱ出力に表れるＸ２ＤＩＶ６信号は、Ｘ２ＤＩＶ３信号の周波数の半分の周波数、すなわち、ＭＨ２１６信第６ｄ間第６６図て、内部クロック・ロジック２６４は、カウンタ４３２．４３４でなるクロック・デコーダ・ロジック４３０と、図に於いて左から右へと連続的に番号を付けられているＮＡＮＯゲート４３５乃至４４６と、左から右へと連続的に番号を付けられているＮＯＲゲート４４７乃至４５４と、８チヤネルのラッチ回路４５６と、インバータ４５８．４６０．４６２．４６４．４６６．４６８．４７０と、ＡＮＤゲート４７２とを含む。６ビツトのカウンタを形成するように接続されているカウンタ４３２．４３４、ＡＮＤゲート４７２の出力側に現れるＭＨ２１６クロツク信号の立ち上がりによりクロックされる。カウンタ４３２．４３４は、ＡＮＹＣＬＲ信号により、各行の終端に於いてリセットされ、さらに各フレームの始点に於いてもリセットされ、またさらに、受は取る映像データの４フレーム毎の各終端に於いてリセットされる。インバータ４５８．４６０．４６２．４６４．４６６．４６８と、ＮＡＮＤゲート４３５−４４６と、ＮＯＲゲート４４７−４５４とは、このカウンタ出力をデコードする。

ＮＯＲゲート４４７−４５４の各々の出力は、ＭＨ２１６信号の立ち上がりに於いて生ずる１クロツク・サイクル幅の正極性パルスである。ＮＯＲゲート４４７のパルス出力は、ＭＨ２１６信号の、リセット後の２つめの立ち上がりに於いて発生する。ＮＯＲゲート４４８のパルス出力は、３つめの立ち上がりに於いて発生する。ＮＯＲゲート４４９のパルス出力は、１０番目の立ち上がりに於いて発生する。ＮＯＲゲート４５０のパルス出力は、１６番目の立ち上がりに於いて発生する。ＮＯＲゲート４５１のパルス出力は、３８番目の立ち上がりに於いて発生する。ＮＯＲゲート４５２のパルス出力は、４５番目の立ち上がりに於いて発生する。ＮＯＲゲート４５３のパルス出力は、６０番目の立ち上がりに於いて発生する。ＮＯＲゲート４５４のパルス出力は、６１番目の立ち上がりに於いて発生する。デコードされたクロック・パルスの各々は、ＭＨ２１６信号の立ち上がりに於いて、８チヤネルのラッチ回路４５６によりラッチされる。ラッチ回路４５６は、ＡＮＹＣＬＲ信号によりクリアされる。ラッチ回路４５６の８０出力ないしＩＱ小出力、それぞれＮＯＲゲート４４７−４５４の出力に相当し、また、このラッチ回路の出力８Ｑないし出力ＩＱに表れる信号はそれぞれ、いずれもクロック・デコード信号であるＤＥＣ２、ＤＥＣ３、ＤＥＣｌ　０、ＤＥＣｌ６、ＤＥＣ３８、ＤＥＣ４５、ＤＥＣ６０、ＤＥＣ６１となる。インバータ４７０の出力は、ＤＥＣ６１信号がラッチされた後では、ＭＨ２１６クロツクが、もうそれ以上カウンタ４３２．４３４とラッチ回路４５６とをクロックできないようにする。

書き込みロジック映像入カサプロシック再び第４図を参照して、書き込みロジック２２０は、映像入カサプロシック２３０、書き込みアドレス・カウンター２３２、及び書き込み制御サブロジック２３４によって構成される。映像入カサプロシック２３０は、映像遅延ロジック２６０からビット並列映像データ信号Ｖ　Ｉ　ＤＡとＶＩＤＢ及びＨＤＥＮ８信号を受け取り、コンピュータ２０からＶＩＤＳＥＬ信号を受け取り、反転クロック・ロジック２６４からＤＣＬＫＩクロック信号を受け取る。

ＶＩＤＳＥＬ信号の状態は、映像入カサプロシック２３０が単一映像モードで動作しているか複式映像モードで動作しているかを決定する。単一映像モードの場合、映像入カサプロシック２３０は、ＤＣＬＫＩサイクル当り１ビツトの速度でＶＩＤＡ信号からビット直列映像データを受け取る。複式映像モードの場合、これは、ＤＣＬＫＩサイクル当り２ビツトの速度でＶＩＤＡ及びＶＩＤＢ信号から２−ビット並列で順次映像データを受け取る。映像入カサプロシック２３０は、ビット直列映像データを８ビット並列ワードに変換し、上述したように一つおきのメモリ・マツプのセクション１２４．１２８．１３２．２３６．１４０でワードの上位４位ビットと下記４ビット入れ替える。映像入カサプロシック２３０は、読み出し／書き込みマルチプレクサ２４０に各並列ワードを重複して出力する。この重複した２個の並列ワードは、第４図では映像メモリ・バンクＡに対応するＤＯＡ−Ｄ７Ａ、及び映像メモリバンクＡに対応するＤＯＢ−Ｄ７Ｂとして示される。

ｍｇａ図及び第８ｂ図は、ビデオ入カサプロシック２３０の詳細を示す。映像入カサプロシック２３０は、２個の８チヤネル２分の１マルチプレクサ４３０．４３４．２個の８チヤネルＤラツチ４３２．４３４、及びインバータ４３８によって構成されている。第１のマルチプレクサ４３０は、チャネルＩＡ及び２ＢでＶＩＤＡ信号を受け取り、チャネルＩＢでＶＩＤＢ信号を受け取る。マルチプレクサ４３０のチャネルＡまたはＢは反転ＶＩＤＳＥＬ信号によって選択される。ＬのＶＩＤＳＥＬ信号は、インバータ４３８によって反転され、複式映像モードに対応するチャネルＢを選択する。ＨのＶＩＤＳＥＬ信号は、インバータ４３８によって反転され、単一映像モードに対応するチャネルＡを選択する。

マルチプレクサ４３０及びラッチ４３２はフィードバック構成で接続されているから、これら２つは、共に直列入力並列出力シフト・レジスタとして機能する。

マルチプレクサ４３０は、νＩＤ５ＥＬ信号の状態いかんに応じて、ＤＣＬＫＩサイクル当り直列ビットまたは２直列ビットのいずれかの映像データを入力として受け取り、ラッチ４３２は、そのＩＱ−８０の出力に８ビツトの並列ワードを出力する。

ラッチ４３２の出力ＩＱ−８Ｑは、マルチプレクサ４３４のＩＡ−８Ａ入力に直接接続されている。

ラッチ４３２の出力ＩＱ−４０もまたマルチプレクサ４３４の５Ｂ−８Ｂに接続され、ラッチ４３２の５Ｑ−８Ｑ出力もまたマルチプレク４３４のＩＢ−４Ｂ入力に接続されている。マルチプレクサ４３４のＡ又はＢチャネルはＦＬＩＰ信号によって、選択される。ＦＬＩＰがＬの場合、チャネルＡが選択され８ビツトワードの上位及び下位の４ビツトは変化しないでマルチプレクサを通過する。しかしＦＬＩＰがＨの場合、チャネルＢが選択されワードの上位及び下位の４ビツトがマルチプレクサ４３４の出力に於いて入れ替えられる。マルチプレクサ４３４の出力は、ラッチ４３６の入力に接続されている。ラッチ４３６はＬＡＴＣＨ信号の立上がり端によってクロックされると、その入力の８ビツトワードは、上述したようにメモリ・マツプ１２０に従ってメモリーに書込まれるべき重複データワードＤＡＯ−ＤＡ７／ＤＢＯ−ＤＢ７として読み出し／書込みマルチプレクサ２４０にラッチされる。

Ｗ８ｂ図は、ＦＬＩＰ及びＬＡＴＣＨ信号を発生させる映像入カサプロシック回路のセクションの詳細を示す。このセクションは、８ビツト・カウンタとして接続されている２個の４ビツト２進カウンタ４４０．４４２、ＮＡＮＤゲート４４４．４４６．４４８．４５０．４５２．４５４、Ｄ−ラッチ４５６．４５８、インバータ４６０、及びＡＮＤゲート４６２を含む。カウンタは、パワー・アップが行われＨＤ　Ｅ　Ｎ　８がＬになって映像データの各ラインが受け取られた後、ＤＣＬＫＩ信号の立ち上がりによってクロックされ、ＡＮＤゲート４２６からのＬの出力によってリセットされる。Ｄラッチ４５６のＱ出力に現れるＬＡＴＣＨ信号は、ＶＩＤＳＥＬがＬ（複式映像モード）の場合、ＤＣＬＫＩの４番目の立上がり毎にＨになり、ＶＩＤＳＥＬがＨ（単一映像モード）の場合、ＤＣＬＫＩの８番目の立上がり端毎にＨになる。従って、選択された映像モードには関係なく　ＬＡＴＣＨ信号は受取られた映像データの８ビツト毎に１回ＨとなってＤ −ラッチ４３６をクロックする。ＮＡＮＤゲート４５０．４５２、及び４５４はカウンタ４４２の出力をデコードしてＦＬＩＰ信号を出す。ラッチ４５８のＱ出力に現れるＦＬＩＰ信号は、ＶＩＤＳＥＬ信号がＬの場合、ＤＣＬＫの１の３２番目の立上がり毎にＨになり、ＶＩＤＳＥＬがＨの場合、これはＤＣＬＫｌの６４番目の立上がり毎にＨになる。従って、選択された映像モードに関係なく、ＦＬＩＰ信号は映像データの６４ビツト毎に状態を変化させ、マルチプレクサ４３４の選択されたチャネルを変更して上述したように１つ置きのマツプセクションに書込まれた８ビツトワードの上位及び下位４ビツトを入れ替える。

書込みアドレス・カウンタ・サブロジック第４図を参照して、書込みアドレス・カウンタ・サブロジック２３２は、メモリーマツプ１２０に従って映像データワードＤＯＡ−Ｄ　７　Ａ／Ｄ　ＯＢ−Ｄ　７　Ｂを映像メモリーバンク３０．４０に記憶するために要求される列及び行アドレスを発生させる。書込みアドレス・カウンタ・サブロジック２３２はまた選好されたメモリ・チップをクリアするために使用される行アドレスを発生させる。書込みアドレス・カウンタ・サブロジック２３２は、内部クロック・ロジックから入力としてＸ２ＤＩＶ６クロツク信号を受け取り、映像遅延ロジック２６０からＨＤＥＮ８及びＶＤＥＮＲ５水平同期及びフレーム・リセット信号を受け取る。書込みアドレス−カウンタ・サブロジック２３２はまた書込み制御サブロジック２３４からＲ／Ｃ行／列アドレス選択信号を受け取る。

書込みアドレス・カウンタ・サブロジック２３２は読み出し／書込みマルチプレクサ２４０に対して８ビット並列アドレス・ワードＡＤＤＯＡ−ＡＤＤ？Ａを出力する。Ｒ／Ｃ信号の状態は、ワードＡＤＤＯＡ−ＡＤＤ？Ａが行アドレスであるか列アドレスかを決定する。Ｒ／Ｃ信号がＨの場合、書込みアドレス・力ヴンタ２３２は行アドレスを出力する。Ｒ／Ｃ信号がＬの場合、書込みアドレス・カウンタ２３２は列アドレスを出力する。Ｒ／Ｃ信号は、またアドレス・カウンタ・サブロジック２３２によって発生された列アドレスをインクリメントするためのクロック信号として動作する。ＨＤＥＮ８水平同期信号は、書込みアドレス・カウンタ・サブロジック２３２に対するリセット信号及びクロック信号の両方として動作する。映像データの各ラインが受け取られた後ＨＤＥＮ８がＬになると、これは列アドレスをリセットし、同時に書込みアドレス・サブロジック２３２によって発生された行アドレスをインクリメントするためのクロックとして動作する。

ＨＤＥＮ８がＬの場合、これはまた書込みアドレス・カウンタ・サブロジック２３２に行のアドレスを発生させ、かつ選好されたメモリ・チップをクリアするために、Ｘ２ＤＩＶ６クロツク信号の速度でそれらをインクリメントさせる。ＶＤＥＮＲ３信号の立ち下り端は行をリセットし、各フレームの最初に置いてアドレス・カウンタ・サブロジック２３２によって発生された行アドレスをクリアする。

第８ｄ図は、書込みアドレス・カウンタ・サブロジック２３２の詳細を示す。書込みアドレス・カウンタ・サブロジック２３２は、８ビツトカウンタとして接続された２個の４ビツトのカウンタ４６８及び４７０によって構成された列アドレス・カウンタ４６５と、８ビツトカウンタとして接続された２個の４ビツトのカウンタ４７８及び４８０によって構成される行アドレス・カウンタ４７５と、８ビツト・カウンタとして接続された２個の４ビツトのカウンタ４８６及び４８８によって構成される行アドレスクリア・カウンタ４８５とを有している。パワー・アップが行われ１、ＨＤＥＮ８が立ち下がり端の映像データの各ラインの後で、列アドレス・カウンタ４６８及び４７０はＲ／Ｃ信号の立ち上がりによってクロックされ、ＡＮＤゲート４９０からのＬの出力によってリセットされる。行アドレス・カウンタ４７８及び４８０は、ＨＤ　Ｅ　Ｎ　８個号の立ち下がりで映像データの各ラインの端部に於いてインバータ５００の出力によってクロックされる。行アドレス・クリアカウンタ４８６．４８８はＡＮＤゲート４９２の出力によってＸ２ＤｊＶ信号の立ち上がりでクロックされる。Ｄラッチ４９４は、ＨＤＥＮ信号がＬになった後、ＡＮＤゲート４９２の出力がＨになり、Ｘ２ＤＩＶ６クロツク信号の完全な１サイクルに対してカウンタ４８６．４８８をクロックすることをディスエイプルする。これは見失しなわれて同じ行アドレスを２回クリアし、その結果続いて発生する行アドレスをクリアし損なう非常に短いクロック・パルスが、ＨＤＥＮ８がＬになった後、発生することを防止するために行われる。

書き込みアドレス・カウンタ・サブロジック２３２は、また２個の８チャネル２分の１マルチプレクサ４９６及び４９８を有している。マルチプレクサ４９６はＲ／Ｃ信号の状態いかんによって列アドレス・カウンタ４６５または行アドレス・カウンタ４７５の出力のいずれかを選択する。ＬのＲ／Ｃ出力は列アドレス・カウンタ４６５の出力を選択し、ＨのＲ／Ｃ出力は行アドレス・カウンタ４７５の出力を選択する。マルチプレクサ４９８は、インバータ５００によって発生された反転ＨＤＥＮ８信号の状態いかんによって、マルチプレクサ４９６によって選択されたカウンタ出力または行うリア・アドレス・カウンター４８５の出力のいずれかを選択する。ＨＤＥＮ８がＨで映像データがＶＤＩＩＯによって受け取られつつある場合、マルチプレクサ４９６によって選択された行又は列アドレス・カウンタの出力が選択され、アドレス・ワードＡＤＤＯＡ−ＡＤＤ７Ａはその時の行又は列アドレスのいずれかに対応する。ＨＤＥＮ８がＬの場合、行うリア・アドレス・カウンタ４８５の出力が選択され、アドレス・ワードＡＤＤＯＡ− ＡＤＤ？Ａは行うリア・アドレスに対応する。

書き込み制御サブロジック第４図を参照して、書き込み制御サブロジック２３４は、上述の映像メモリ・チップ及びＲ／Ｃ信号によって必要とされるメモリ・アドレス・ストローブ信号を発生する。書き込み制御サブロシック２３４は、読み出し／書き込みマルチプレクサ２４０に行アドレス・ストローブ信号ＷＲＡＳ及び列アドレス・ストローブ信号ＷＣＡＳを出力する。ＷＲＡＳ信号は、書き込みアドレス・カウンタ・サブロジック２３２から映像メモリ・チップの行アドレス・バッファに現在のアドレスＡＤＤＯＡ−ＡＤＤ７Ａをストローブする。ＷＣＡＳ信号は、映像メモリ・チップのを列アドレス・バッファに現在のアドレスＡＤＤＯＡ−ＡＤＤ７Ａをストローブする。映像入カサプロシック２３０からのＬＡＴＣＨ信号は、８ビツト・ｆ　９・”）　−）’ＤＯＡ−Ｄ？Ａ／ＤＯＢ−Ｄ７Ｂが映像入カサプロシック２３０の出力に存在するときは何時でも、書き込み制御サブロジック２３４にＷＲＡＳ及びＷＣＡＳ信号を発生させるために、トリガ信号として動作する。ＬＡＴＣＨは、また書き込みアドレス・カウンターサブロジック２３２のアドレス出力を制御するためのＲ／Ｃ信号を発生するために、書き込み制御サブロジック２３４をトリガする。

ＬＡＴＣＨ信号の他に、書き込み制御サブロジック２３４は、入力として、内部クロック・ロジック２６４からＸ２ＤＩＶ６及びＭＨ２１６クロツク信号を受け取り、かつ映像遅延ロジック２６０からＨＤＥＮ８水平同期信号を受け取る。ＭＨ２１６信号は、ＷＲＡＳ及びＷＣＡＳ信号を発生するだめのタイミング信号を与える。ＨＤ　Ｅ　Ｎ　８信号は、書き込み制御サブロジック２３４に対するリセット信号及びセレクト信号の両方として動作する。

ＨＤＥＮ８がＨの場合、書き込み制御サブロジック２３４は、ＭＨ２１６クロツク信号をデコードして上述の選好されたメモリ・チップの必要とするタイミングを有するＷＲＡＳ信号及びＷＣＡＳ信号を発生する。特定のタイミング情報は、チップのメーカから容易に入手することができる。１ラインのデータが受け取られた後ＨＤＥＮ８がＬになると、それは書き込み制御サブロジック２３４をリセットし、ＷＲＡＳにＸ２ＤＩＶ６クロツク信号をたどらせ、これによってＷＲＡＳ信号を書き込みアドレス・カウンタ・サブロジック２３２の行うリア・アドレス・カウンタ４８５の出力と同期させる。

第８ｃ図は、書き込み制御サブロジック２３４の詳細を示す。

ＨＤＥＮ８がＨの場合、正極性ＬＡＴＣＨ信号の発生によってＤラッチ５０６がクロックされ、Ｄラッチ５０６は４ビツトカウンタ５０８をクロックするようにＭＨ２１６クロツクをイネーブルする。カウンタの出力は、インバータ５１０及びＮＡＮＤゲート５１２．５１４．５１６．５１８、及び５２０によってデコードされる。デコードされた信号は、それらをＤラッチ５２２及び５２４を介してＭＨ２１６の立ち下がりでクロックすることによって同期される。ラッチ５２２の出力は、ＮＡＮＤゲート５２６及び５２８によってゲートされＷＲＡＳ信号を発生する。ラッチ５２４のＱ出力は、ＮＡＮＤゲート５３０によってゲートされＷＣＡＳ信号を発生する。ラッチ５２２のＱ出力に於ける信号は、またＤラッチ５３２によって１．５クロツク・サイクル遅延され、Ｒ／Ｃ信号としてラッチ５３２のＱ出力に出力される。カウンタ出力はデコードされ、その結果ＷＲＡＳ信号はＬとなり、ＬＡＴＣＩＩがＨとなった後、アドレス・ワードＡＤＤＯＡ−ＡＤＤ７ＡをＭＨ２１６の第２の立ち下がりでメモリの行アドレス・バッファにストローブする。Ｒ／Ｃ信号は、次のＭＨ２１６サイクルの立ち上がりでＬになり、アドレス−ワードＡＤＤＯＡ−ＡＤＤ？Ａを列アドレスに変化させ、ＷＣＡＳ信号は次の立ち下がりでＬとなって列アドレスをメモリ・チップの列バッファにストローブする。ＷＲＡＳ及びＷＣＡＳのいずれの信号もＭＨ２１６の６番目の立ち下がりでＨとなり、Ｒ／ＣはＭＨ２１６信号の次の立ち上がりでＨになる。

ＨＤＥＮがＬになる場合、カウンタ５０８はリセットされ、ＭＨ２１６のクロックは、カウンタ５０８をクロックすることをディスエーブルされる。ＡＮＤゲート５１９の出力はＬとなって、ＮＡＮｐゲート５３０の出力を強制的にＨにして、これによってＷＣＡＳ信号が強制的にＨにされる。更に、ＮＡＮＤゲート５２６は、Ｄラッチ５２２の出力をＮＡＮＤゲート５２８の出力に対してゲートすることをディスエーブルされる。その代わり、ＮＡＮＯゲート５３４がＷＲＡＳ信号としてＸ２ＤＩＶ６信号をＮＡＮＤゲート５２８の出力に対してゲートすることをイネーイブルされる。

ＨＤＥＮ８がＬの場合、ＷＣＡＳ１１強制的１；ｌ：　Ｈトナリ、ＷＲＡＳはメモリ・チップのＷＲＡＳのみのクリアを行うためにクリア行アドレス・カウンタ４８５と同期してＸ２ＤＩＶ６の速度でトラ再び第４図を参照して、読み出しロジック２００は、３個のサブロジック・ブロック、即ちメモリ読み出しロジック２１４、読み出しアドレス・カウンタ・サブロジック２１２及び読み出し制御ロジック２１０によって構成される。読み出しロジック２００は、前に説明した独創的な方法でメモリ・マツプ１２０に従ってメモリ・バンクＡ及びＢから格納されている映像データを読み出し、この映像データを１０ビツトの並列ワードで並列ドライバ６０に出力する。

メモリ読み出しサブロジックメモリ読み出しサブロジック２１４は、８ビツトのデータ・ワードＤＡ　Ｏ−ＤＡ　７／ＤＢ　０−ＤＢ　７を映像メモリ・バンク及びＢから、読み出し／書き込みマルチプレクサ２４０を介して、それぞれ読み出す。各映像データ・ワードＤＡ　０−ＤＡ　７／ＤＢ　０−ＤＢ７は、上述したように近接するメモリ・マツプ・セクションの対応するワードから来るその上位及び下位４ビツトで読み出される。メモリ読み出しサブロジック２１４は、読み出し制御サブロジック２１０からＲＥＧＩＣＬＫ及びＲＥＧ２ＣＬＫ’／フ）・レジスタ・クロック信号と５ＥＬＡ及び５ＥＬＢ出力データ選択信号、及び５ＷＡＰ信号を受け取る。ＲＥＧ　Ｉ　ＣＬＫ、ＲＥＧ２ＣＬＫ、５ＥＬＡ、５ＥＬＢ及び５ＷＡＰ（７）各信号に制御されて、メモリ読み出しサブロジック２１４は、各映像データー’７− ドＤＡＯ−ＤＡＴまたはＤＢ　０−ＤＢ　７を４ｘｌＯシフ１−・レジスタ１５０．１８０の１つに格納し、１０ピントの並列データワードＣＤ０−ＣＤ９を上述した方法で列駆動回路６ｏに出力する。ＲＥＧＩ　ＣＬＫ信号は、５個の正極性遷移を供給し、上述したように８ピント・ワードの映像データの第１グループを一方のシフト・レジスタ１５０にカウンタする。ＲＥＧ２ＣＬＫ信号は、５個の正極性遷移を供給し、また上述したように８ピント・ワードの映像データの第２グループを他方のシフトレジスタ１８０にクロックする。ＲＥＧＩＣＬＫ及びＲＥＧ２ＣＬＫ信号は、相互に排他的、即ちＲＥＧＩＣＬＫがアクティブ状態にあり、データを第１シフト・レジスタにクロックしている場合には、ＲＥＧ２ＣＬＫはＬのままであり、逆の場合には逆である。

５ＷＡＰ信号の状態は、いずれのシフト・レジスタがデータを駆動回路にシフトし、いずれのシフト・レジスタはデータがメモリ・マツプ１２０からデータを受けているかを決定する。５ＷＡＰ信号がＬであれば、メモリ読み出しサブロジック２１４がＣＤ０−ＣＤ９を第１シフト・レジスタ１５０がら出力し、５ＷＡＰ信号が１（であれば、メモリ読み出しサブロジック２１４がＣＤ０−ＣＤ９を第２シフト・レジスタ１８０から出力する。以下で詳細に説明するように、５ＥＬＡ及び５ＥＬＢ信号は、４つの異なった組み合わせの状態を通して、逐次カウントを行い、メモリ読み出しサブロジック２１４に４ビツトの各々を出力のために選択されたシフト・レジスタの各々の４ピントのセクションにシフトさせる。

第９ａ図乃至第９ｄ図は、メモリ読み出しサブロジック２１４の詳細を示す。第９ａ図を参照して、メモリ読み出しサブロジック２１４は、８チヤンネルの２対１のマルチプレクサ５０６、第１の４ｘ１０シフト・レジスタ１５０、第２の４ｘ１０シフト・レジスタ１８０、及び１０チヤンネルの２対１マルチプレクサ５０８によって構成されている。読み出し／書き込みマルチプレクサ２４０からのデータ・ワードＤＡＯ−ＤＡＴ及びＤＢＯ−ＤＢ７は、マルチプレクサ５０ＧのチャンネルＡ及びＢにそれぞれ入力される。マルチプレクサ５０６は、ＴＦＲＡＭＥ信号の状態いかんによって、映像メモリ・バンクＡからのＤＡＯ−ＤＡＴデータまたは映像メモリバンクＢからのＤＢＯ−ＤＢ７のいずれかを選択する。ＴＦＲＡＭＥがしてあれば、ＤＡＯ−ＤＡ７データを選択する。ＴＦＲＡＭＥがＨであれば、ＤＢ　０−ＤＢ　７データを選択する。マルチプレクサ５０６のＩＹ −８Ｙ出力は、再調整されることなく、第１シフト・レジスタ１５０のＤｏ−Ｄ７人力に接続されるが、ＩＹ−４Ｙ出力は第２レジスタ１８０のＤ４−Ｄ７人力に接続され、５Ｙ−８Ｙ出力は第２レジスタ１８０のＤｏ−Ｄ３人力に入力される。従って、第２シフト・レジスタ１８０に格納されている各ワードは上述したように入れ替えられたその上位及び下位の各４ピントを有している。各ワードＤＡＯ−ＤＡ７／ＤＢＯ−ＤＢ７は、第３図に示すフォーマントにおいてシフト・レジスタ１５０．１８０の１つに格納されている。シフト・レジスタ１５０．１８０の各々は、縦４ビツト、中畠１０ビットの並列出力ＣＤ０−ＣＤ９を存し、これは４つの状態の変化によって２進カウントのシーケンスでＯＯから１１に進む５ＥＬＡ信号及び５ＥＬＢ信号によって直列形式でカウンタされる。マルチプレクサ５０８は、５ＷＡＰ信号の状態に基づいて、第ルジスタ１５０または第２レジスタ１８０の出力を選択する。５ＷＡＰ信号は、５番目のメモリを読み出す毎に、状態を変化する。　５ＷＡＰがしてあれば、マルチプレクサ５０８は、第ルジスタ１５０の出力ＣＤ０−ＣＤ９を列駆動回路６０に進行させる。５ＷＡＰがＨであれば、マルチプレクサ５０８は、第２レジスタの出力ＣＤ０−ＣＤ９を列駆動回路６０に進行させる。

第９ｂ図に示すように、第９Ｃ図と９ｄ図を一緒にすると、４ｘ１０シフト・レジスタ１５０の１つの詳細を示している。シフト・レジスタ１８０は図示されていないが、これはＲＥＧ２ＣＬＫによってクロックされることを除いて同じである。好適な実施例において、各シフト・レジスタは、図示のように、１０個の４ビット直列入力並列出力シフト・レジスタ５１０−５２８及び相互に接続されている１０個の４チヤンネルのディジタル・スイッチ５３０−５５０によって構成されている。

読み出しアドレス・カウンタ・サフ゛ロジック第４図を参照して、読み出しアドレス・カウンタ・サブロジック２１２は、上述した独創的な方法でメモリ・マツプ１２０から映像データ・ワードＤＡＯ−ＤＢ７及びＤＢＯ−ＤＡＴを読み出すために必要な行及び列アドレス信号を発生する。この読み出しアドレス・カウンタ・サブロジック２１２は、８ビツトの並列アドレス・ワードＡＤＤＯＢ−ＡＤＤ７Ｂ及び別のアドレス信号ＡＤＤ３ＢＸを発生させ、これはいずれも読み出し／書き込みマルチプレクサ２４０に伝送される。読み出し制御サブロジック２１０から受け取られた５ＬＣＴ行／列選択信号の状態いかんによって、アドレス・ワードは、列アドレスまたは行アドレスのいずれかである。５ＬＣＴ信号がＨであれば、読み出しアドレス・カウンタ・サブロジック２１２は行アドレスを出力し、５ＬＣＴ信号がＬであれば、読み出しアドレス・カウンタ・サブロジック２１２は列アドレスを出力する。

行アドレスが選択された場合、読み出しアドレス・カウンタ・サブロジック２１２は同じ状態を有するＡＤＤ３ＢＸ及びＡＤＤ３Ｂ信号を出力する。しかし、列アドレスが選択された場合、読み出しアドレス・カウンタ・サブロジック２１２は、反転された信号としてのＡＤＤ３ＢＸ及びＡＤＤ３Ｂ信号を出力する。上述したように、２つの近接したメモリ・マツプ・セクションの各々から同時に４ピントを読み出すため、読み出しアドレス・カウンタ・サブロジック２１２は、読み出し中のメモリ・バンクにおいて、ＡＤＤ３Ｂ信号を１つのＤＲＡＭチップの列アドレスに加え、反転ＡＤＤ３ＢＸ信号を他のＤＲＡＭチップの列アドレスに加える。

従って、例えば１Ｃ進列アドレス００がＤＲＡＭＩに入力されると、第１マツプ・セクション１２２の第１ワード（ＣＯＬ、Ｏ）のビット０−３が読み出される、同時に、ＡＤＤ３Ｂの逆信号であるＡＤＤ３ＢＸがＨであるために、１Ｃ進列アドレス０８がＤＲＡＭ２に与えられる。従って、第２マツプ・セクション１２４の第１ワード（ＣＯＬ、８）のピント６４−６７がＤＲＡＭ２から読み出される。その他のアドレスの（ｉＡＤＤＯＢ−ＡＤＤ２Ｂ及びＡＤＤ４Ｂ−ＡＤＤ７Ｂの全ては、両方のチップに対して同様である。

近接するマツプ・セクションから同時にデータを読み出すためにＡＤＤ３Ｂ及びＡＤＤ３ＢＸを反転することに加えて、読み出しアドレス・カウンタ・サブロジック２１２は、またメモリを読ＡＤＤ７Ｂをインクリメントし、その結果各読み出しに対する列アドレスは１６だけインクリメントされる。読み出し制御サブロジック２１０からＲＣＡＳ列アドレス・ストローブ信号が発生する毎に、これは読み出しアドレス・カウンタ・サブロジック２１２に読み出しの信号を送り、これに列アドレス・ワードの上位４ビットＡＤＤ４Ｂ−ＡＤＤ７Ｂをインクリメントさせる。上の例によれば、最初のＲＣＡＳが発生した後、ＤＲＡＭＩから読み出された次の４ビツトは、第３マツプ・セクション１２６の第１ワード（ＣＯＬ、１６）のビット１２Ｂ−１３１に対応する１Ｃ進列アドレス１０にある。同時に、ＤＲＡＭ２から読み出された次の４ピントは、第４マツプ・セクションの第１ワード（ＣＯＬ、２４）ノヒン）１９２−１９５に対応する１６進列アドレス１８にある。

読み出しアドレス・カウンタ・サブロジック２１２は、下位の４つの列アドレス・ビットの価を変更することなく、４つの連続したＲＣＡＳ信号に応答して、列アドレスの上位４つのアドレス・ピントＡＤＤ４Ｂ−ＡＤＤ７Ｂをインクリメントする。このようにしてメモリ・マツプ１２０から読み出された５個の８ビツト・ワードは、各々前に説明し第３図に図示されるように構成されたその上位及び下位の４ピントを有している。

５番目のＲＣＡＳ信号の後、読み出しアドレス・カウンタ・サブロジック２１２は、上位４つのアドレス・ビットＡＤＤ４Ｂ−ＡＤＤ７Ｂをゼロにリセットし、ＡＤＤ３Ｂ及びＡＤＤ３８Ｘの状態を切り替える。上記の例では、６番目のＲＣＡＳでＡＤＤ３Ｂ信号がＨに切り替えられ、ＡＤＤ３ＢＸ信号がＬに切り替えられる。

読み出しアドレス・カウンタ・サブロジック２１２は、まだ下位列アドレス・ビットＡＤＤＯＢ−ＡＤＤ２Ｂをインクリメントしない。従って、６番目のＲＣＡＳでＤＲＡＭ２から読み出された４つのビットは、第１マツプ・セクション１２２の第１ワード（ＣＯＬ、Ｏ）のビット４−７に対応する列アドレス００にある。

同時に、ＤＲＡＭＩから読み出された４つのビットは、第２マツプ・セクション１２４の第１ワード（ＣＯＬ、８）のビット６８−７１に対応する列アドレス０８にある。次の４つのＲＣＡＳ信°号の場合、読み出しアドレス・カウンタ・サブロジック２１２は、上位４つのアドレス・ビットＡＤＤ４Ｂ−ＡＤＤ７Ｂのみをインクリメントし、その結果多読み出しに対する列アドレスは１６だけインクリメントされる。５番目のＲＣＡＳ信号の後、読み出しアドレス・カウンタ・サブロジック２１２は、再び上位４つのアドレス・ビットＡＤＤ４Ｂ−ＡＤＤ７Ｂをクリアし、ＡＤＤ３Ｂ及びＡＤＤ３ＢＸ信号の状態を切り替える。更に、これはまた下位の列アドレス・ビットＡＤＤＯＢ−ＡＤＤ２Ｂの値をインクリメントし、その結果それに続く読み出しでは各マツプ・セクション１２２’−１４０の第２ワードがアドレスされる。

マツプ１２０から読み出されるまで、５番目のＲＣＡＳ信号毎に上位列アドレス・ビットＡＤＤ４Ｂ−ＡＤＤ７Ｂがリセットされ、ＡＤＤ３Ｂ及びＡＤＤ３ＢＸ信号の状態が反転され、１０番目のＲＣＡＳ信号毎に下位の列アドレス・ビットＡ　Ｄ　Ｄ　ＯＢ　−ＡＤＤ２Ｂがインクリメントされる。読み出しアドレス・カウンタ・サブロジック２１２は、ＶＤＥＮの各期間、４個のフレームについて、全フレームの各ラインに対するサイクルを繰り返す、即ち完全な読み出しサイクルを繰り返す。

アドレス信号ＡＤＤＯＢ−ＡＤＤ７Ｂ及びＡＤＤ３ＢＸ以外に、読み出しアドレス・カウンタ・サブロジック２１２は、また現在の行アドレスＲＡＯ−ＲＡ７を読み出し制御卸サブロジック２１０及び行駆動回路データ／クロック・ロジック２６８に出力するが、これは以下で説明する。ＲＣＡＳ及び５ＬＣＴ信号に加えて、読み出しアドレス・カウンタ・サブロジック２１２は、また入力としてＥＮＤＲＡＳ！御信号、ＲＥＳＥＴＸ信号、■２４０信号、及びＡＮＹＣＬＥリセット信号を読み出し制御サブロジック２１０から受け取る。Ｅ　Ｎ　Ｄ　ＲＡ　Ｓ　Ｉ制御信号は、クロック信号として動作し、読み出しアドレス・カウンタ・サブロジック２１２に行アドレスをインクリメントさせる。ＥＮＤＲＡＳ信号は、メモリから読み出された映像データの各行の終わりに生じる正極性パルスである。ＲＥＳＥＴＸ信号及びＶＤ２４０信号は、第１フレーム（ＲＥＳＥＴＸ）（７）最初と各それに続＜　７１．−４　（ＶＤ　２４０）の終わりに於いて読み出しアドレス・カウンタ・サブロジック２１２によって発生される行アドレスをリセットする。　ＡＮＹＣＬＲ信号は、映像データの各ラインがメモリから読み出されて表示駆動回路６０に出力され、映像データの各完全なフレームが読み出されて出力された後、第１フレームの最初に読み出しアドレス・カウンタ・サブロジック２１２によって発生される行アドレスをリセットする。

第９ｅ図は、読み出しアドレス・カウンタ・サブロジック２１２の詳細を示す。

読み出しアドレス・カウンタ・サブロジック２１２は、８ビツト・カウンタとして接続されている２個の４ビツト・カウンタ５６２及び５６４によって構成される行アドレス・カウンタ５６０を有している。これはまた、４ビツト・カウンタ５６６及び５６８、Ｄラッチ５７０、ＮＡＮＤゲート５７２．５７４及び５７６、インバータ５７８、ＯＲゲート５８０、及びＡＮＤゲート５８２によって構成されている行アドレス・カウンタ５６０を有している。行カウンタ５６２及び５６４は、読み出されたデータの各ラインの終わりにおいてＥＮＤＲＡＳ信号によってクロックされ、第１フレームの最初及びそれに続く各フレームの終わりにおいてＲＥＳＥＴＸ信号及びＶＤ２４０信号によってクリアされる。５ＬＣＴがＨで行アドレスが選択された場合、ＯＲゲート５８０及びＮＡＮＤゲート５７６と５７４は、ＲＡａ行アドレス信号をＡＤＤ３ＢＸ信号として出力する。上位４個の列アドレス・ビットＡＤＤ４Ｂ−ＡＤＤ７Ｂ用の列アドレス・カウンタ５６６は、ＲＣＡＳ信号によってクロックされる。５番目のＲＣＡＳに於いて、ＣＡ４とＣＡ６の両方がＨとなり、ＮＡＮＤゲート５７２とＡＮＤゲート５８２にカウンタ５６６をリセットさせる。

同時に、ＮＡＮＤゲート５７２及びインバータ５７８はＤラッチ５７０をクロックし、これによって次の５個のＲＣＡＳ信号に対するその出力状態を変更する。

Ｄラッチ５７０のＱ出力の信号は、ＣＡ３信号である。５ＬＣＴがして列アドレスが選択された場合、Ｄラッチ５７０のＱ出力におけるＣＡ３信号は、またＯＲゲート５８０及びＮＡＮＤゲート５７６及び５７４によって反転され、列アドレス信号ＡＤＤ３ＢＸとして出力される。下位列用のアドレス・ビット・カウンタ５６８は、Ｄラッチ５７０の“σ′出力によってクロックされる。Ｄラッチは２分の１で分周された構成で接続され、その結果口出力のみがＨとなり、第２クロツク信号毎に、換言すれば１０番目のＲＣＡＳ毎にカウンタ５６８をクロックする６行及び列アドレスは、８チヤンネルの２分の１マルチプレクサ５８４によって選択される。５ＬＣＴがしてあると、アドレス・ワードＡＤＤＯＢ−ＡＤ０７Ｂとして出力される列アドレス・カウンタ５６５の出力を選択する。５ＬＣＴはＨであると、アドレス・ワードＡＤＤＯＢ−ＡＤＤ７Ｂとして出力される行アドレス・カウンタの出力を選択する。ＡＤＤ３ＢＸ信号は常に出力されている。

読み出し制御サブロジック第４図を参照して、読み出し制御サブロジック２１０は、列及び行アドレス・ワードＡＤＤＯＢ−ＡＤＤ７Ｂをメモリチップにランチするのに必要なメモリ・アドレス・ストローブ信号ＲＲＡＳ（行アドレスストローブ）及びＲＣＡＳ　（列アドレス・ストローブ）を発生させ、それらを読み出し／書込みマルチプレクサ２４０に出力する。更に、読み出し制御サブロジック２１０は、読み出しアドレス・カウンタ・サブロジック２１２に伝送される行／列アトＬ／、２．選択信号５ＬＣＴ、ＥＮＤＲ３信号、及びＲＥＳＥＴＸ信号、ＡＮＹＣＬＲ信号及びＶＤ２４０リセット信号を発生させる。ＶＤ２４０リセット信号は、また行駆動回路データ／クロック・ロジック２６８に伝送されるが、これについては以下で説明する。更に、読み出し制御サブロジック２１０は以下で説明する列クロック・ロジック２６４に伝送されるＣＫ信号を発生する。

読み出し制御サブロジック２１０は、またＲＥＣ；　Ｉ　ＣＬＫ信号、ＲＥＧ２ＣＬＫ信号、５ＥＬＡ信号、５ＥＬＢ信号、及び５ＷＡＰ信号を発生させそれ等をメモリ読み出し制御サブロジ、り２１４に出力する。

ＶＤ２４０信号は、読み出しロジック２００によって読み出される映像データの各フレームの終わりにおいてＨとなり、Ｖ　Ｄ　Ｅ　Ｎ垂直同期信号の立下がりでＬとなる正極性リセット信号である。

ＲＥＳＥＴＸ信号は、読み出しロジック２００によって読み出される映像データの各フレームの始めにおいてＶＤＥＮＲ３信号に付随して発生し、かつＶＤ２４０信号に付随して読み出しロジック２００によって読み出された映像データの４番目のフレームの終わり毎に発生する正極性のリセット信号である。ＡＮＹＣＬＲ信号は、読み出しロジック２００によって読み出される映像データの各フレームの始めにおいてＶＤＥＮＲ３信号に付随して発生し、かつ以下で説明するライン幅プログラム・サブロジック２５２によって発生されるＬ　Ｗ　Ｐ　ＯＩＪ　Ｔリセット信号に付随して各映像データ・ラインの幅期間の終わり、及びＶＤ２４０リセット信号にイリ随して読み出しロジック２００によって読み出された映像データの４番目のフレームの終わり毎に発生する負極性のリセット信号である。

入力として、読み出し制御サブロジック２１０は、プログラム・ロジック２５０のライン幅プログラム・サブロジック２５２からＬＷＰＯＵＴリセット信号、映像遅延ロジック２６０からＶＤＥＮＲＳリセット信号、列クロック・ロジック２６６によってＣＫ倍信号らデコードされる５ＣＮＴ信号及び２３　ＣＮＴ信号、及び内部クロック・ロジック２６４からのＸ２ＤＩＶ３信号及びＭＨ２１６クロツク信号を受け取る。読み出し制御ロジック２１０は、また読み出しアドレス・カウンタ・サブロジック２１２の行アドレス・カウンタ５６０によって発生される行アドレス出力ワードＲＡＯ−ＲＡ７を受け取る。ＬＷＰＯＵＴ信号は、各映像データ・ライン幅期間の終わりにおいて発生する負極性リセット信号である。

このライン幅期間は以下に述べるようにライン幅プログラム・サブロジック２５２によって作られ、読み出しロジック２００が映像データの完全なラインを読み出し表示しなければならない最大の時間的期間を規定する。、ＬＷＰＯＵＴ信号は、読み出し制御サブロジック２１０のマスター・リセットが発生する。

ＶＤＥＮＲＳ信号は、また読み出しロジック２００によって読み出された各データ・フレームの最初において読み出し制御サブロジック２１０をリセットする。

５ＣＮＴ及び２３ＣＮＴデコ一ド信号は、５ＥＬＡ信号、５ＥＬＢ信号、ＲＥＧＩＣＬＫ信号、及びＲＥＧ２ＣＬＫ信号を発生するために、読み出し制御サブロジック２１０によって使用される。

Ｘ２ＤＩＶ３クロック信号は、メモリ読み出しタイミング信号を与えるが、これらの信号は、読み出し制御サブロジック２１０によってデコードされ、以前に述べた選好されたメモリ・チップによって必要とされるタイミングを存するＲＲＡＳ信号及びＲＣＡＳ信号を発生させる。このタイミング情報はチップのメーカーから容易に入手可能である。好適な実施例に於いて、Ｘ２ＤＩＶ３信号は、各映像ライン幅期間中に最低８９のＬからＨへの遷移を完了する。読み出しロジック２００は、２つのページ読み出しモードで選好されたメモリ・チップから映像データ（６４０ピント）の各行を読み出す。各ページ・モードの読み出しは、ＲＲＡＳ信号がＬになることによって開始される。合計８５個のＬからＨへのＲＣＡＳの遷移が、メモリから６４０の映像データの完全なラインを読み出し出力するために必要とされる。第１ページ・モード読み出しの間に、４３個のＲＣＡＳの正極性の遷移が完了される。第２のページ・モード読み出しの間に、４２個のＲＣＡＳ信号の正極性の遷移が完了される。ページ・モード読み出しの間に、読み出し制御サブロジック２１０は、Ｘ２ＤＩＶ３クロフクの１サイクルの間、ＲＲＡＳ信号をＨにする。ＥＮＤＲＡＳ信号は、Ｘ２ＤＩＶ３０８９番目の立上がりでＨとなり、完全なデータのラインが読み出されたという信号を出す。ＥＮＤＲＡＳ信号は、第１ページ・モードが次のラインを読み出すまでＨのまま止どま細を示す。第９ｒ図を参照して、読み出し制御サブロジック２１０は、ＮＡＮＤゲート５８６及び５８８、ＮＯＲゲート５９０、及びインバータ５９２−５９８を有し、これらは結合し“ｃ”＋−；、。

ス・ワードＲＡＯ−ＲＡ７をデコードし、行アドレスが２０２に到達した場合にＮＡＮＤゲートの５９０の出力に於いて正極性信号を作る。Ｄラッチ６００は、ＭＨ２ＩＧクロックの次の立上がりに於いて、ＶＤ２４０信号としてそのＱ出力で信号をラッチする。

第９ｇ図を参照して、読み出し制御サブロジック２１０は、また４ビツトの直列入力並列出力シフト・レジスタ６０２、Ｄラッチ６０４、ＮＡＮＤゲート６０６、インバータ６０８、及びＡＮＤゲート６１０を有し、これらは上述した相対的なタイミングでＲＥＳＥＴＸ信号、ＲＥＳＥＴ信号、及びＡ　Ｎ　Ｙ　ＣＬ　Ｒ ’Ｊ　セ−／　）信号を発生させる。

第９ｈ及び９ｉ図は、Ｘ２ＤＴＶ３タイミング信号をデコードし、ＲＲＡＳ及びＲＣＡＳ行及び列アドレス・ストローブ信号をそれぞれ発生させるロジックの詳細を示す。第９ｈ図に示されるように、Ｘ２ＤＩＶ３信号は、８ビツト・カウンターとして接続されている１対の４ビツト・カウンタ６１２及び６１４をクロックする。上から下に順番に番号を付けられたインバータ６１６−６２３、左から右に′Ｒ番に番号を付けられたＮＡＮＤゲー□　トロ２４−６３８、ＮＡＮＤゲート６４０．６４２、及び６５６、ＮＯＲゲート６４４．６４６．６４８．６５０．６５２．６５４、及びインバータ６５８．６６０．６６２、及び６６３はカウンタの出力をデコードする。その結果得られるＮＯＲゲート６４８の出力に於けるＥＮＤＲＡＳ信号は、２ＤＩＶ３信号の８９番目の立上がりで発生する正極性パルスである。その結果発生するインバータ６６２の出力に於けるＤＥＣＲＡＳ信号は、Ｘ２ＤＩＶ３信号の４４番目の立上がりで発生する１個の正極性のＸ２ＤＩＶ３のサイクル幅パルスである。カウンタ６１２及び６１ｔは、ＡＮＹＣＬＲＩＪセット信号によってリセットされる。

第９１図に示されるように、Ｘ２ＤＩＶ３信号は、第１Ｄランチ６６４を介してＤＥＣＲＡＳ信号をクロックする。ＭＨｚ２１６クロフク信号は、第２及び第３Ｄラツチ６６６及び６６８を介してＤＥＣＲＡＳ信号をクロックする。ＯＲゲート６７２は、Ｄラッチ６６８のＱ出力と共にＸ２ＤＩＶ３信号をゲートし、ＲＣＡＳ信号を発生する。ＲＲＡＳ信号は、Ｄラフチロ６６のＱ出力に現れ、第４Ｄラフチロ７０を介してインバータ６６９の出力において反転ＭＨｚ１６クロツク信号によってクロックされる。５ＬＣＴ信号は、Ｄラッチ６７０のＱ出力に現れる。Ｄランチ、６６４．６６６．６６８、及び６７０は、全てＡＮＹＣＬＲ信号によって最初にセットされている。従って、ＲＲＡＳ信号、ＲＣＡＳ信号、及び５ＬＣＴ信号は、全て最初はＨである。ＲＣＡＳ信号の立ち上がり及び立ち下がりは、ＤＥＣＲＡＳ信号がＨの場合、Ｘ２ＤＩν３サイクルの間を除いて、Ｘ２ＤＩＶ３の立ち上がりと客間時に発生する。そのサイクルにおいて、ＲＣＡＳ信号の後縁は、２つのＭＨｚ１６クロツクサイクルだけ遅延される。ＲＲＡＳ信号はしになって、Ｘ２ＤＩＶ３信号の第１立ち上がりの後で、ラインの１つのＭＨ２１６クロフク・サイクルの第１ページ・モードでの読み出しを開始する。ＲＲＡＳ信号は、ＤＥＣＲＡＳ信号がＩＨになってからＭＨ２１６クロツクの１サイクル後にＨさなり、次いでＬになってＤＥＣＲＡＳ信号がＬになってからＭＨ２１６クロツクの１ザイクル後にラインの第２ページ・モードによる読み出しを開始する。５ＬＣＴ信号は、最初Ｈであって、ＲＲＡＳ信号がＬになった場合、読み出しアドレス・カウンタ・サブロジック２１２に現在の行アドレスを出力させる。ＲＲＡＳ信号がＬになってからＭＨ２１６クロツクの１サイクル半後に、５ＬｃＴ信号はＬになり、これによってＲＣＡＳ信号がＸ２ＤＩＢ３信号の立ち下がりでＬになった場合に、読み出しアドレス・カウンタ・サブロジック２１２にメモリにストローブされている列アドレスを出力させる。

第９ｊ図を参照シテ、ＮＡＮＤゲート６７４は、ＲＣＡＳ信号及びＤラッチ６７６のＱ出力をゲートし、ＣＫ倍信号発生する。

ＲＣＡＳ信号の各室ぢ下がり端は、４ビツト・カウンタ６８２をクロックする。

ＮＡＮＤゲート６７８及びインバータ６８０はカウンタ６８２の出力をデコードし、Ｄラッチ６７６を介して映像データの各ラインの第１ページ・モードによる読み出しの６番目のＲＣＡＳ信号の立ち下がりでＨの状態をクロックする。ＣＫ倍信号最初Ｈである。ＲＣＡＳ信号の６番目の立ち下がりで、ＮＡＮＤゲート６７４はイネーブルされ、ＲＣＡＳ信号を反転させてＣＫ倍信号発生させる。

ＡＮＹＣＬＲによってリセットされた後、Ｄラッチ６８６のＱ出力はＬであり口出力はＨである。ラッチ６８６のＱ出力は、ＲＣＡＳ信号と共にＡＮＤゲート６８８によってゲートされ、ＲＥＧ２ＣＬＫ信号を発生する。ラッテ６８６の口出力は、ＲＣＡＳ信号と共にＡＮＤゲート６９０によってゲートされ、ＲＥＧＩＣＬＫ信号を発生する。ラインの第１ページ・モード読み出しによる６番目のＲＣＡＳ信号の立ち下がりで、ＮＡＮＤゲート６８４の出力はＬとなり、次いでＨになってＤラッチ６８６をクロックする。

Ｄラッチ６８６は２分の１で分周された構成になっていて、クロックされる毎にそのＱ及び；出力は状態を切り替える。Ｄラッチ６８６が最初にクロックされた後、次の５つのＲＣＡＳ信号はＡＮＤゲート６９０の出力に５つの対応するＲＥＧＩＣＬＫクロック信号を発生する。ＲＥＧ２ＣＬＫ信号はこの間りのままである。５番目のＲＣＡＳ信号の立ち下がり、即ち５番目のＣＫ倍信号立ち上がりで、５ＣＮＴ信号がＬとなり、ＮＡＮＤゲート６８４にＤラッチをクロックさせる。次の５つのＲＣＡＳ信号は、ＡＮＤゲート６８８の出力に５つの対応するＲＥＧ２ＣＬＫ信号を発生する。この間ＲＥＧＩＣＬＫ信号はＬのままである。その後、５ＣＮＴ信号は、５番目のＲＣＡＳ信号の立ち上がり毎に、ＬとなってＤラッチ６８６をクロックし、５個のＲＥＧＩＣＬＫ信号と５個のＲＥＧ２ＣＬＫ信号との、交互に発生するセットをＡＮＤゲート６９０及び６８８の出力にそれぞれ発生させる。５ＷＡＰ信号は、Ｄラッチ６８６の口出力に現れる。これは最初第１ページ−モードによる読み出しの間Ｈであり、Ｄラッチ６８６が５ＣＮＴ信号によってクロックされるに従って、５個のＲＣＡＳ信号毎にＨの状態とＬの状態の間で交互に変化する。

ｉｅｋ図を参照して、列クロック・ロジック２６６によって発生された２３ＣＮＴ信号は、２個の並列ラッチ６９２及び６９４を介してＭＨ２１６クロツク信号によってクロックされ、５ＥＬＢ信号を発生する。２３ＣＮＴ信号はＣＫ倍信号５サイクル毎の第２及び第３サイクルの間Ｈカあり、その第１、第４及び第５サイクルの間してある。

第９１図を参照して、ＭＨ２１６信号は、４チヤンネルのＤクツ＋６９６を介してＲＥＧ２ｃＬＫ信号、ＲＥＧＩＣＬＫ信号４ＴＰＣＬＫ信号、及びＢＴＣＬＫ信号をクロックする。ＴＰＣＬＫ信号及びＢＴＣＬＫ信号は、列クロック・ロジック２６６によって発生される列駆動回路クロック信号である。ＭＨ２１６信号は、また第２Ｄラツチ６９８を介してＢＴＣＬＫ信号をクロックし、５ＥＬＡ信号を発生する。従って、５ＥＬＡ信号は、ＭＨ２１６クロツクの１サイクルだけ遅延されたＢＴＣＬＫ信号である。第１１図を参照して、ＢＴＣＬＫ信号は、カウンタ８１６の出力が２進００１または０１１の場合、Ｈであり、カウンタ８１６の出力が２進０００．０１０または１００の場合、してある。４チヤンネル・ラッチ６９６は、ＲＥＧＩＣＬＫ信号、ＲＥＧ２ＣＬＫ信号、ＴＰＣＬＫ信号、及びＢＴＣＬＫ信号を同期させる。４チヤンネル・ラッチ６９６及びＤラッチ６９２．６９４．６９８は５ＥＬＡ信号及び５ＥＬＢ信号を同期させる。

読み出し／書き込みマルチプレクサ第４図に示される読み出し／書き込みマルチプレクサ２４０は、ＶＤＥＮ期間毎に映像メモリ・バンクＡ及びＢを切り替える機能を実行し、その結果各バンクは、書き込みロジック２２０及び読み出しロジック２２０によってそれぞれ交互に書き込まれ、読み出される。第１０ａ乃至１０ｄ図は、読み出し／書き込みマルチプレクサ２４０の詳細を示す。第１０ａ図を参照して、読み出し／書き込みマルチプレクサ２４０は、１６個の並列トライステート（ｔｒｉ−ｓｔａｔｅ）・トランシーバによって構成されるデータ・マルチプレクサ９００を有し、それらのトランシーバの中の２個、９０２及び９１８が図示されている。これらのトランシーバは８個で構成される２つのグループに分割され、１つのグループは映像メモリ・バンクＡに対応し、他のグループは映像メモリ・バンク已に対応する。

バンク八に対応するグループのトランシーバの各々の送信機は、ＬのＦＦＲＡＭＥ信号によってイネーブルされ、バンクＢに対応するグループのトランシーバの各々の送信機は、ＬのＴＦＲＡＭＥ信号によってイネーブルされる。データ・マルチプレクサ９００は、書き込みロジック２２０がら重複映像データ・ワードＤＯＡ−Ｄ７Ａ及びＤＯＢ−Ｄ７Ｂを受け取る。メモリ・バンク八に対応するグループのトランシーバは、イネーブルされた場合、データ・ワードＤＯＡ−Ｄ７Ａをメモリ・バンクＡによって構成されるメモリチップの対応するデータ・ラインを伝送し、メモリ・バンクＢに対応するグループのトランシーバは、イネーブルされた場合、ＤＯＢ−Ｄ７Ｂワードをメモリ・バンクＢによって構成されるメモリチップの対応するデータラインに伝送する。メモリ・バンクＡに対応するグループの受信機は、バンクＡによって構成されるメモリ・チップの対応するデータ・ラインからデータ・ワードＤＡ　０−ＤＡ　７を受け取り、バンクＢに対応するグループの受信機は、バンクＢによって構成されるメモリ・チップの対応するデータ・ラインからデータ・ワードＤＢＯ−ＤＢ７を受信する。

第１０ｂ図を参照して、読み出し／書き込みマルチプレクサ２４０は、各フレームのメモリ・バンク八及びメモリ・バンクＢの間でＡＤＤ３Ａ信号及びＡＤＤ３ＢＸ信号を切り替えるマルチプレクサを有し、その結果ＡＤＤ３Ａ信号は常に書き込み中のバンクに向けられ、ＡＤＤ３ＢＸ信号は常に読み出し中のバンクに向けられる。論理回路は、ＮＡＮＤゲート９２０，９２２．９２４．９２６．９２８．９３０、及び駆動回路９３２．９３４によって構成されている。ＴＦＲＡＭＥ信号がＨでＦＦＲＡＭＥ信号がＬの場合、ＡＤＤ３Ａ信号及びＡＤＤ３ＢＸ信号が、それぞれ駆動回路９３２及び９３４の出力に現れる。ＴＦＲＡＭＥ信号がＬでＦＦＲＡＭＥ信号がＨの場合、信号は駆動回路９３２及び９３４の出力で反転される。

第１０ｃ図を参照して、読み出し／書き込みマルチプレクサ２４０は、２つの８チャンネル２分の１マルチプレクサ９８２．９８３及び関連する駆動回路９８４ −９９１及び９９２−９９９によってそれぞれ構成されている。マルチプレクサ９８２及び９８３、はいずれもチャンネルＡのアドレス・ワードＡ　Ｄ　Ｄ　ＯＡ　−ＡＤＤ７ＡとチャンネルＢのアドレス・ワードＡＤＤＯＢ−ＡＤＤ７Ｂのいずれかを選択する。マルチプレクサ９８２はＦＦＲＡＭＥ信号によって選択され、マルチプレクサ９８３はＴＦＲＡＭＥ信号によって選択される。ＴＦＲＡＭＥ及びＦＦＲＡＭＥは反転しているから、マルチプレクサ９８２のチャンネルＡが選択されると、マルチプレクサ９８３のチャンネルＢが選択され、逆の場合は逆であり、その結果読み出しアドレス及び書き込みアドレスは各入力フレームでメモリ・バンクＡ及びＢの間で交互に発生する。

第１０ｄ図を参照して、読み出し／書き込みマルチプレクサ２４０は、またＮＡＮＤゲート９３６−９５８、インバータ９５８−９６４、ＮＡＮＤゲート９６６．９７２及び駆動回路９７４−９８０によって構成されるＲＡＳ／ＣＡＳマルチプレクサを有している。ＴＦＲＡＭＥ信号がＨでＦＦＲＡＭＥ信号がＬの場合、ＷＲＡＳ及びＷＣＡＳはそれぞれ駆動回路９７４及び９７６の出力に向けられ、ＲＲＡＳ及びＲＣＡＳはそれぞれ駆動回路９７８及び９８０の出力に向けられる。ＴＦＲＡＭＥ信号がＬでＦＦＲＡＭＩＥ信号がＨの場合、ＲＲＡＳ及びＲＣＡＳはそれぞれ駆動回路９７４及び９７６の出力に向けられ、ＷＲＡＳ及びＷＣＡＳはそれぞれ駆動回路９７８及び９８０の出力に向けられる。駆動回路９７４及び９７６はバンクＡにおけるメモリ・チップのＲＡＳ及びＣＡＳラインを駆動し、駆動回路９７８及び９８０はバンクＢにおけるメモリ・チップのＲＡＳ及びＣＡＳラインを駆動する。

プログラムロジックライン幅プログラム・サブロジック第４図に示すように、プログラム・ロジック２５０は、３つのサブロジックブロック、ライン幅プログラム・サブロジック２５２、プレチャージ時間選択サブロジック２５４、及び定電流時間選択サブロジック２５６によって構成されている。ライン幅プログラム・サブロジック２５２は、コンピュータ２０が１６ＭＨｚクロック信号の選択されたサイクル数として、読み出しロジック２００に対して公称映像データ・ライン幅をセットさせることを可能にするプログラマブル・インターフェースを設ける。ライン幅の期間はＤＯＴＣＬＫ信号の全速周波数に基づいている。映像データのライン幅は、読み出しロジック２００が映像データの完全なライン（６４０ビツト）を映像メモリから読み出し、それを表示駆動回路６０．７０に出力しなければならないＭＨ２Ｉ６クロツク・サイクルの最大時間である。ＶＤＩＩＯの好適な実施例は、好ましいフレーム出力速度２４０１（ｚに基づくライン当たり２０．６ｍ　ｓｅｃの公称ライン期間で動作する。各出力フレームは、各６４０ビツトの２０２本のラインによって構成され、２００本のラインが表示データを構成し２本のラインは目に見えないオーバースキャン・ラインである。上述のように、ＶＤＩＩＯは、コンピュータ２０から１３．１と１６．０ＭＩ（ｚの間のいずれの周波数においてもＤ　ＯＴ　ＣＬ　Ｋクロック信号を受け入れる。従って、ＭＨ２１６クロツクーサイクルに於ける公称ライン幅は、約２６８から３３０ＭＨ２１６サイクルの間に渡ることが可能である。ライン幅プログラム・サブロジック２５２は、コンピュータ２０によって供給される５ビツトの並列ライン幅プログラム・ワードＬＷＰ　Ｏ−ＬＷＰ４からライン幅を計算する。ワードＬＷＰＯ−ＬＷＰ４は、２６８から３３０のクロック・サイクルの２つのＭＨ２１６クロツク・サイクルのインクリメントでライン当たりのクロック・サイクルの数を指定する。ライン幅プログラム・サブロジック２５２は、式２６８＋２＊　（ＬＷＰＯ−ＬＷＰ４）に従ってＭＨｚクロック・サイクルに於けるライン幅を計算するが、ここでＬＷＰ　０−ＬＷＰ４はライン幅プログラム・ワードの１０進値である。

各ライン幅期間が終了してからＭＨｚクロック・サイクル３個後に、ライン幅プログラム・サブロジック２５２は、上述したように読み出し制御サブロジック２１０をリセットする負極性信号ＬＷＰＯＵＴを出力する。ライン幅プログラム・サブロジック２５２は、また自分自身をリセットし、次のラインに対するライン幅期間に対応するＭＨｚ１６クロツク・サイクルのカウントを開始する。

ライン幅プログラム・サブロジック２５２は、入力として内部クロック・ロジック２６４からＭＨ２１６クロツク信号を受け取ると共に、映像遅延ロジック２６０からＶＤＥＮＲ３及びＬＥＰＣＬＲリセット信号を受け取る。ＬＷＰＣＬＲ及びＶＤＥＮＲ３信号は、ライン幅プログラム出力信号ＬＷＰＯＵＴをリセットし、ＶＤＩＩＯによって受け取られた映像データの各フレームの最初においてライン幅プログラム・ワードＬＷＰＯ−ＬＷＰ４をライン幅プログラム・サブロジック２５２に再セットする。

第７ａ図は、ライン幅プログラム・サブロジック２５２の詳細を示す。ライン幅プログラム・サブロジック２５２は、ＮＡＮＤゲート７００、ＡＯＲゲート７０２、排他的ＮＯＲゲート７０４及び７０６、インバータ７０８．７１０．７１２．７１４及び２個の４ビツトアツプ／ダウン・カウンタ７１６．７１８及び１個の２ビツトアツプ／ダウン・カウンタ７２０によって構成される、再ロード可能１０ビツト・ダウン・カウンタ７１５を有する。カウンタ７１５には、２６８プラスライン幅プログラム・ワードＬＷＰＯ−ＬＷＰ４の１０進値の２倍に等しい値がロードされている。カラ７５’７１６．７１８及び７２０は、ＶＤＩＩＯＩ：よって受取られたデータの各フレームの始めにおいてＤラッチ７２２からロード信号を受取る。また各フレームの始めにおいて、ＬＷＰＣＬＲ信号は、ＡＮＤゲート７３３を介してＬＷＰＯＵＴ信号をＨにセットする。１０ビツトダウン・カウンターは、ＭＨｚ１６クロツク信号によってクロックされ、その出力はＭＯＲゲート７２２及び７２４とＮＡＮＤゲート７２６によってデコードされ、カウントがＯになった時に、ＮＡＮＤゲート７２６の出力に負極性信号を発生させる。３個の直列に接続されたＤラッチ７２８．７３０及び７３２は、最高３個のこの信号のＭＨ２１６遅延クロック・サイクルを与える。自己リセット信号は第１０ラツチ７２８のＱ出力に現れる。ＬＷＰＯＵＴ信号は、第３ラツチ７３２のＱ出力に現れる。従って、カウントが０に達して１つのＭＨ２１６クロツク信号の後、自己リセット信号はＬとなり、ＡＮＤゲート７３４をＬにして、Ｄラッチ７２２をリセットし、ライン幅の値をカウンタ７１５に再ロードする。カウントが０に達して３つのＭＨ２１６クロツクサイクルの後、ＬＷＰＯＵＴ信号が１つのＭＨ２１６クロツク・サイクルの間りになる。

プレチャージ時間選択ロジック第４図を参照して、プレチャージ時間選択サイクル２５４及び定電流時間選択サブロジック２５６は、表示駆動回路６０．７０によって発生される駆動信号のプレチャージ及び定電流特性を制御するための制御信号を発生するプログラマブル・インターフェースを与える。プレチャージ時間選択サブロジック２５４は、表示装置５０のルミネセンス材料のコンデンサに打ち勝つために、列駆動装置６０によって発生されるプレチャージ駆動信号の持続時間を制御する列プレチャージ信号ＣＰＣを発生する。ＣＰＣ信号は好適なエレクトロミネセンス表示回路に関する共軸の特許出願において説明されているＰＲＥＣＨＡＲＣＥ信号に対応するが、この信号は上記出願で説明されそこに含まれているものである。

第１６ａ図に示すように、ＣＰＣ信号は外部電源８０が出力されると同時にＨとなり、コンピュータ２０から受け取られたプレチャージ制御ワードＰＣＴＯ−ＰＣＴＩの状態によって１４−ＭＨ２６クロツク・サイクルの各々の１乃至４期間Ｈのまま止まっている。ＰＣＴＯ−ＰＣＴＩが例えば００の値を有している場合、１４−ＭＨ２１６クロツク・サイクルの１つの期間で選択される。

ＰＣＴＯ−ＰＣＴＩが１１の値を有している場合、１４−ＭＨ２１６クロツク・サイクルの４つの期間が選択される。

プレチャージ制御ワードＰＣＴＯ−ＰＣＴＩの他に、プレチャージ時間選択サイクル２５４は、入力として内部クロック・ロジック２６４からＤＥＣ６０クロック・デコーダ信号及びＭＨ２１６クロツク信号を受け取り、読み出し制御サブロジック２１０からＡＮＹＣＬＲリセット信号を受取る。ＭＨ２１６信号はプレチャージ制御ワードＰＣＴＯ−ＰＣＴＩによって選択された各プレチャージ期間の持続時間を計測するため、プレチャージ時間選択サブロジック２５４によって使用される。ＤＥＣ６０信号は、正極性信号であり、これによってプレチャージ時間選択サブロジックがＰＣＴＯ−ＰＣＴＩワードによって決められたプレチャージ持続値のカウントを開始し、メモリから読み出された各映像データのラインに対する第１ページ・モードによる読み出しのＭＨ２１６クロツクの６００番目サイクル毎にＣＰＣ信号を強制的にＨにする。ＡＮＹＣ，ＬＲ倍信号プレチャージ時間選択サブロジック２５４をリセットし、各ラインの終わり、各フレームの始め、および読み出し出力された映像データの４フレームの終わり毎に、プレチャージ持続値をロードする。

第７ｃ図は、プレチャージ時間選択サブロジック２５４の詳細を示す。プレチャージ時間選択サブロジック２５４は、６ビツト・ダウン・カウンタ７４５として接続されたアップ／ダウン・カウンタ７４０及び７４２を有する。インバータ７４１及び７４３はＰＣＴＯ及びＰＣＴＩ信号をデコードし、最初にダウン・カウンタ７４５にＡＮＹＣＬＲ信号がＬになった場合、ＰＣＴＯ−ＰＣＴＩブレチャージ制御ワードの１０進値の１４倍に等しいカウント値をロードする。カウンタ７４５はＭＨ２１６信号によってクロックされ、その出力は、インバータ７４６、ＮＯＲゲート７４８及び７５０、及びＮＡＮＤゲート７５２によってデコードされる。ＡＮＹＣＬＲによってリセットされた後ラッチ７５８の口出力はＨとなり、これによってＮＯＲゲート７６０の出力は強制的にＬとなり、カウンタ７４５をロードする。ラッチ７５８のＨの；出力によって、またＮＡＮＤゲート７５４の出力におけるＣＰＣ信号は強制的にＬとされる。ＤＥＣ６０信号がＨになると、これはＤラッチ７４４を介してＮＡＮＤゲート７５４に対してＬの状態をクロックし、ＣＰＣ信号をＨにさせる。Ｌの状態はＮＡＮＤゲート７５６によってＨの状態に反転され、Ｄラッチ７５８を介してＭＨ２１６信号の立ち上りによってクロックされる。その結果生ずるラッチ７５８のＬの；出力によって、ＮＯＲ出カフ６２の出力がＨとなり、カウンタ７４５が予めロードされた値をカウントダウンすることをイネーブルする。その結果生ずるＤラッチ７５８のＨのＱ出力は、ＮＯＲゲート７６０によって反転され、Ｄラッチ７４４をリセットする。その後、ダウン・カウンタ７４５の出力がカウント２に到達すると、ＮＡＮＤゲート７５２の出力に現れるしの信号がＮＡＮＤゲート７６４及び７５６によってＤラッチ７５８に対してゲートされる。ＭＨ２１６信号の次の立上てＮＡＮＤゲート７５４の出力に現れるＣＰＣ信号はＬになる。

定電流時間選択サブロジック第４図を参照して、定電流時間選択サブロジック２５０は、リセットロジック２７２に対して定電流ソースディスエーブル（ｓｏｕｒｃｅ　ｄｉｓａｂｌｅ）信号Ｃ３Ｄを出力し、このロジックは下記に述べるように表示駆動回路６０．７０に対してこれをゲートする。

Ｃ３Ｄ信号は、表示駆動回路６０．７０によって発生された定電流駆動回路の持続時間を制御し、表示装置５０の発行材料を発行させる。Ｃ３Ｄ信号は、上述した望ましい定電流エレクトロルミネセンス表示駆動回路に対する共軸の特許出願で説明されているＣＣＤ定電流ディスエーブル信号に相当する。第１６ａ図に示すように、Ｃ３Ｄ信号は、外部電源８０の出力がＨとなるのと同時にＬとなる。

ＣＤＳ信号はＬのままであり、これによってＣＣＨＴＯ−ＣＣＨＴＩ定電流制御ワードの組み合わせ状態いかんによりＭＨ２１６の１１４．１７１．２０６、または２２０クロツク・サイクルの期間に対して定電流表示駆動回路をイネーブルする。

例えば、０００組み合わせ状態は、１１４サイクルのＣ３Ｄ期間を選択し、１１の組み合わせ状態は、２２０サイクルの期間を選択する。Ｃ３Ｄ信号がＨになると、これは定電流列駆動回路６０をディスエーブル（ｄｉｓａｂｌｅ）する。コンピュータ２０は、プログラムされたＣＳＤ期間をオーバーライド（ｏｖｅｒｒｉｄｅ）　Ｌ、Ｃ３Ｄ信号をＬに駆動するために、ＬのＣＣ０Ｅ信号を供給することによって所望の期間駆動回路６０をイネーブル状態に維持することができる。ＣＣ０Ｅ信号がＨにされれば、ＣＳＤ信号はそのプログラムされた状態に戻る。

ＣＣＨＴＯ−ＣＣＨＴ１定電流制御ワード以外に、定電流時間選択サブロジック２５６は、また入力として内部クロック・ロジック２６４からＤＥＣ６０クロック・デコーダ信号及びＭＨ２１６クロツク信号を受け取り、読み出し制御サブロジック２１０からＡＮＹＣＬＲ信号を受け取る。ＤＥＣ６０信号は、Ｃ３Ｄ信号及びＣＰＣ信号を同期する。ＭＨ２１６信号は、ＣＣＨＴＯ−ＣＣＨＴＩ定電流制御ワードによって選択される定電流時間の期間に対するタイミングを与える。

ＡＮＹＣＬＲ信号は、各フレームの最初、各ラインの終わり、及び読み出して出力された４番目の映像フレームの終わり毎に定電流時間選択サブロジック２５６をリセット及び再ロードする。

ｉＴｂ図は、定電流時間選択サブロジック２５６の詳細を示す。

インバータ７７０及び７７２、ＮＡＮＤゲート７７６．７７８．７８２、ＮＯＲゲート７７４、及び排他的ＯＲ’７’−）７８０は、ＣＣＨＴＯ信号及びＣＣＨＴＩ信号をデコードし、ＣＨＨＴＯ信号及びＣＣＨＴＩ信号の状態いかんによって１１４．１７１．２０６または２２０のいずれかの値を８ビツト・ダウン・カウンタ７８５にロードする。ダウン・カウンタ７８５は、４ビツトのアップ／ダウン・カウンタ７８４及び７８６によって構成され、ＭＨ２１６信号によってクロックされる。カウンタ７８５の出力は、インバータ７８８、ＮＯＲゲート７９０．７９４、及びＮＡＮＤゲート７９２によってデコードされる。ＮＯＲゲート７９６の出力に現れるＣ３Ｄ信号は、ＡＮＹＣＬＲ信号によってリセットされた後、最初Ｈである。ＡＮＹＣＬＲ信号は、またラッチ８０４の口出力をＨにする。このＨの；出力は、ＮＯＲゲート８０６によって反転され、定電流時間の期間をカウンタ７８５にロードする。ＤＥＣ６０信号がＨになると、それはＤラッチ７９８を介してＬの状態をクロックする。このＬの状態はＮＡＮＤゲート８００によって反転され、ＮＯＲゲート７９６に加えられ、Ｃ３Ｄ信号をＬにする。このＬの状態はまたＮＡＮＤゲート８０２によって反転され、反転信号はＤラッチ８０４を介してＭＨ２１６のクロック信号によってクロックされる。その結果Ｄラッチ８０４の；出力に現れるＨの信号は、ＮＯＲゲート８０８によって反転され、Ｄラッチ７９８をリセットする。その後、Ｃ３Ｄ信号は、ダウン・カウンタ７８５の出力が２に達するまでＬのままである。これが２になると、ＮＡＮＤゲート７９２の出力がＭＨ２１６の１クロツクサイクルの間りになる。このしの信号は、Ｄラッチ８０４に対してＮＡＮＤゲート８１０及び８０２によってゲートされ、ラッチ８０４を介してＭＨ２１６のクロックによってクロックされる。その結果生じるラッチ８０４ので出力におけるＨの状態は、ＮＡ）ＪＤアゲート００の出力をＨにし、ＮＯＲゲート７９６の出力におけるＣＳＤ信号をＨにする。

これはまたＮＯＲゲート８０６によって反転され、ダウン・カウンタ７８５にＣＣＨＴＯ−ＣＣＨＴＩ制御ワードによって作られた定電流の時間の期間を再ロードする。Ｃ３Ｄ信号は、次にＤＥＣ６０信号が発生するまでＨのままである。

コンピュータ２０は、ＬのＣＣ０Ｅ定電流オーバーライド・イネーブル信号を送ることによってプログラムされた定電流時間をオーバーライドすることができる。インバータ８１２は、ＬのＣＣ０Ｅ信号を反転し、これをＮＯＲゲート７９６に加え、これによってＣＣ０Ｅ信号がＨになるまでＣ３Ｄ信号を強制的にＬにする。

列クロック・ロジック第４図を参照して、列タロツク・ロジック２６６は、交互に発生するＴＰＣＬＫ及びＢＴＣＬＫクロック信号を発生させ、連続する１０ビツトの出力ワードＣＤ０−ＣＤ９をメモリ読み出しサブロジック２１４のシフト・レジスタ１５０．１８０から１０個の列駆動回路６０の各グループに交互にラッチする。ＢＴＣＬＫクロック信号は、同時にＣＤ０−ＣＤ９出力ワードの１つのビットを１０個の偶数番号を付けられた列駆動回路（例えば、列０．２．４等）の各々にクロックし、ＴＰＣＬＫクロック信号は、同時にＣＤ０−ＣＤ９出力ワードを１０個の奇数番号を付けられた列駆動回路（例えば、列１．３．５等）にクロックする。第１６ｂ図に示すように、ＴＰＣＬＫ信号及びＢＴＣＬＫ信号の立ち上がり端は交互に発生し、その結果ＢＴＣＬＫ信号の立ち上がり端はラインの第１出力ワードＣＤ０−ＣＤ９に対応し、ＴＰＣＬＫ信号の立ち上がり端は第２出力ワードに対応する、等々である。第１６ｂ図に示すＣＤ０−ＣＤ９パルスは各々、特定のＣＤ０−ＣＤ９出力ワードが有効である時間の期間を示す。

入力として、列クロック・ロジック２６６は、ＣＫクロック信号及びＡＮＹＣＬＲＩＪセット信号を読み出し制御サブロジック２１０から受け取る。このＡＮＹＣＬＲ信号は、各フレームの初め、各ラインの終わり、及び読み出して出力された各４番目の映像データのフレームの終わり毎に列クロック・ロジック２６６をリセットする。上述したように、ＣＫクロック信号は、ＲＣＡＳ信号の反転されたものであり、６つのＲＡＳサイクルだけ遅延している。ＴＰＣＬＫクロック信号及びＢＴＣＬＫクロック信号はＣＫからデコードされ、その結果読み出され列駆動回路６０に出力された映像データの各ラインに対して６つのメモリの読み出しが発生した後逸、ＢＴＣＬＫ信号またはＴＰＣＬＫ信号は発生しない。このことは、いずれかのクロック信号が発生して第１シフト・レジスタ１５０の内容を列駆動回路６０にラッチする前に、このシフト・レジスタが完全に満たされていることを保証する。

その後、ＢＴＣＬＫ信号はカウンタの出力が２進００１及び００１の場合にＨであり、カウンタ８１６の出力が２進０００．０１０及び１００である場合にしてある。ＴＰＣＬＫ信号は、カウンタ８１６の出力が２進０１０及び１００である場合にＨであり、カウンタ８１６の出力が２進０００．００１及び０１１である場合にしである。１１６ｂ図に示すように、ＢＴＣＬＫ及びＴＰＣＬＫの両方は３２サイクル発生して映像データの完全なラインを列駆動回路６０にラッチしなければならない。列クロック−ロジック２６６は、また５ＣＮＴ信号及び２３ＣＮＴ信号をＣＫ倍信号らデコードし、これらの信号を読み出し制御サブロジック２１０に伝送し、この回路はこれからＲＥＧＩＣＬＫ信号、ＲＥ　Ｇ　２　ＣＬＫ信号、５ＥＬＡ信号、Ｓ　Ｅ　Ｌ　Ｂ信号、及び５ＷＡＰ信号を発生させる。

列クロック・ロジック２６６の詳細は、第１１図に示されている。ＣＫ倍信号、４ビツトのカウンタ８１６とＡＮＤゲート８１８によって構成されるモジュロ５０カウンタ８１５をクロックする。

ＮＡＮＤゲート８２０．８２２．８２４．８２６．８２８．８３８、及びインバータ８３０．８３２．８３４．８３６．８４０はカウンタ８１６の出力をデコードする。カウンタはＡＮＹＣＬＲ信号によってリセットされる。ＮＡＮＤゲート８２０の出力に於ける５（、ＮＴ倍信号、５番目のＣＫ倍信号立ち上がり毎に１になる。

これによってＡＮＤゲート８１８の出力をＬにし、カウンタ８１６をリセットする。ＮＡＮＤゲート８１８の出力に現れる２３ＣＮＴ信号は、カウンタ８１６の出力が２進０１０及び０１１の場合にＨであり、カウンタ８１６の出力が２進０００．００１及び１００の場合にしてある。ＴＰＣＬＫ信号及びＢＴＣＬＫ信号は上述のようにデコードされる。

行駆動回路データ／クロック・ロジック第４図を参照して、行駆動回路データ／クロック・ロジック２６８は、行駆動回路７０で入手可能な行駆動回路出力データ信号ＲＯ及び行駆動回路データ・クロック信号ＲＤＣを発生する。

上述した共軸の特許出願に説明されている好ましい行駆動回路７０は、２つのグループの１００個の駆動回路によって構成され、各グループの各駆動回路は表示装置５０の行に対応している。好ましい列駆動回路６０の構成と同様に、行駆動回路の１つのグループは、行１９８を介して、表示装置の偶数番号の付いた行、即ち行０．２．４等を駆動し、他のグループは、行１９９を介して、奇数番号の付いた行、即ち行１．３．５等を駆動する。行駆動回路の各グループは、それに関連する直列入力並列出力シフト・レジスタ（図示せず）を有している。各シフト・レジスタは、関連グループの各駆動回路に対するデータ出力を有している。

いずれのシフト・レジスタも２つの行の持続時間と等しい期間を有するＲＤＣクロック信号の正極性遷移によってクロックされる。好ましい行駆動回路が使用されている場合、一対のイネーブル信号がＲＤＣ信号からＶＤＩＩＯの外部に取り出される。偶数番号の行駆動回路用のイネーブル信号は、反転ＲＤＣ信号である。奇数番号の行駆動回路用のイネーブル信号は、非反転ＲＤＣ信号である。

従って、両方のシフト・レジスタはクロツタされて２つの列の持続期間、２つの連続する列に対して列データを出力する。しかし、これらのシフト・レジスタは、−行おきの行でのみ行データを出力することをイネーブルされるに過ぎない。

第１６ｃ図に示めされているように、行駆動回路出力データ信号ＲＤＯは、各出力フレームの第２行、即ち行番号１において一度発生する負極性パルスであり、１つの行の期間、例えば行１０期間りの状態に止どまっている。ＬのＲＤＯ信号は、ラインの第１列データＣＤ０−ＣＤ９が列駆動回路６０にラッチされた後、ＲＤＣクロック信号の立ち上がりによって偶数行及び奇数行両方の駆動回路用のシフト・レジスタにクロックされる。その後、ＲＤＣ信号は、残りの出力即ち２４〇七のフレームに対して、即ち、表示装置の２００の打金てと２つのオーバースキャン行が走査される迄Ｈである。

ＲＤＯ信号は、読み出しアドレス・カウンタ・サブロジック２１２によって供給される行アドレス・ワードＲＡ　０−ＲＡ　７からデコードされる。ＲＤＣ信号は、映像データの各ラインに対してＤＥＣクロック・デコード信号によってトリガされる。各ラインの間、ＤＥＣ信号の発生によってＲＤＣ信号は状態を変化させる。

従って、ＲＤＣ信号は、基本的に２つの映像データラインの持続期間を有するクロック信号である。

行アドレス・ワードＲＡＯ−ＲＡ７以外に、行駆動回路・データ／クロック・ロジック２６８は、入力として、映像遅延ロジック２６０からＶＤＥＮＲＳリセット信号を受け取り、内部クロック・ロジック２６４からＭＨ２１６クロツク信号及びＤＥＣ２クロック・デコード信号を受け取り、読み出し制御サブロジック２１０からＶＤ２４０リセット信号を受け取る。ＶＤＥＮＲ５ＤＥＣ４５信号４０信号は、各出力フレームの初め及び終わりにおいて、行駆動回路データ／クロック・ロジック２６８をリセットする。ＭＨ２１６クロツク信号及びＤＥＣ２クロック・デコード信号は、ＲＤＣ信号を発生させるタイミング情報を与える。

第１２ａ及び１２ｂ図は、行駆動回路データ／クロック・ロジック２６８の詳細を示す。第１２ａ図を参照して、ＭＨ２１６信号はＤラッチ８４２を介してＤＥＣ２信号をクロックし、２分の１で分周された構成で接続された第２Ｄラツチ８４４をクロックする。第２Ｄラツチ８４４の；出力に現れるＲＤＣ信号は、ＶＤ２４０またはＶＤＥＮＲ３のいずれかによってリセットされた後、最初はＨである。ＲＤＣ信号は、ＤＥＣ２信号の発生によってライン毎に状態を変化させる。

１１２ｂ図を参照して、インバータ８４６、ＮＯＲゲート８４８．８５０、及びＮＡＮＤゲート８５２は行アドレス・ワードＲＡ　０−ＲＡ　７をデコードし、その結果ＲＤＯ信号は１６進列アドレス・カウント０１、即ち第２行においてしてあり、他の全ての行アドレスの値においてＨである。

傾斜電源制御ロジック再び第４図を参照して、傾斜電源制御ロジック２７０は、表示装置５０を駆動するために、駆動回路６０及び７０によって使用される外部電源８０の出力状態を制御するために制御信号ＲＰＳＣ及びＸＲＢＳＣを発生する。更に、傾斜電源制御ロジック２７０は、読み出しロジック２００から映像データ出力ワードＣＤ０ −ＣＤ９を受け入れるため、好ましい列ドライバーと関連するラッチ（図示せず）をイネーブルするための列ラッチ・イネーブル信号ＣＬＥを発生する。ＲＰＳＣ信号及びＸＲＰＳＣ信号はリセット・ロジック２７２に伝送される。ＣＬＥ信号は列駆動装置６０で直接使用可能である。

ＶＤＩＩＯの好適な実施例において、ＬのＲＰＳＣ信号は上向きの傾斜信号であり、ＨのＲＰＳＣ信号は下向きの傾斜信号である。従って、第１６ａ図に示されるように、ＲＰＳＣがＨになると外部電源の出力は下向きに傾斜し、ＲＰＳＣがＬになると、電源８０の出力は上向きに傾斜する。ＲＰＳＣ信号及びＸＲＰＳＣ信号は、傾斜電源制御ロジック２７０によって内部クロック・ロジック２６４によって供給されるＤＥＣ３、ＤＥＣＩＯ１ＤＥＣ３８、及びＤＥＣ４５クロック・デコード信号から取り出される。

正極性のＲＰＳＣ信号は、ＤＥＣ３及びＤＥＣ４５クロック・デコード信号から取り出され、これによって駆動回路ラッチ及び出力がイネーブルされ、出力データ・ワードＣＤ０−ＣＤ９が駆動回路６０にロードされるように電源を十分な時間下方向に傾斜させるため、映像データーの各ラインが表示される。正に向かうＸＲＰＳＣ信号は映像データの各ライン用にＤＣＥＩＯ及びＤＥＣ３８クロック・デコード信号から取り出される。ＸＲＰＳＣ信号の立上がり端は、７つのＭＨ２１６クロツク・サイクルだけ離れてＲＰＳＣ信号の立上がり端に追従する。ＸＲＰＳＣ信号の立ち下がり端は、７つの１６ＭＨｚクロック・サイクルだけＲＰＳＣ信号の立下がり端に先行する。全てのタイプの電源に両方の制御信号を使用することは厳密には必要ではない。しかながら、プッシユ・プル・タイプの電源が使用される場合にはＸＲＰＳＣ信号を追加することは有用である。

傾斜電源制御ロジック２７０は、ＲＰＳＣ信号がＨであり電源出力がライン間でしである期間中ＤＥＣ１６信号から列ラッチ・イネーブル信号ＣＬＥを取り出す。ＣＬＥ信号は、上に明らかにした好ましいエレクトロルミネセンス表示駆動回路について共軸の特許出願で説明したラッチ・イネーブル信号に相当する正極性のＭＨ２１６クロツク・サイクル１つ分の幅のパルスである。第１６ａ図は、ＲＰＳＣ信号、ＸＲＰＳＣ信号及びＣＬＥ信号の相対的なタイミングを示す。

第１３図は傾斜電源制御ロジック２７０の詳細を示す。Ｄラッチ８５８−８６８は全てＭＨ２１６信号によってクロックされ、ＡＮＹＣＬＲ信号によって全てリセットされる。ＭＨ２１６は、ラッチ８５６を介してＤＥＣ２信号をクロックし、ＣＬＥ信号を発生する。ＭＨ２１６信号はまたラッチ８５８を介してＤＥＣ３信号をクロックし、ラッチ８６２をクロックする。ラッチ８６２のＱ出力に現れるＲＰＳＣ信号は、ＤＥＣ３の立ち上がりでＨとなる。ＭＨ２１６信号は、ラッチ８６０を介してＤＥＣ４５信号をクロックする。ラッチ８６０の口出力は、ＡＮＤゲート８７０によってゲートされ、ＤＥＣ４５の立ち上がりでラッチ８６２をリッセトし、ＲＰＳＣ信号をＬに駆動する。ＸＲＰＳＣ信号は、ラッチ８６４．８６６．８６８及びＡＮＤゲー、）　８７２によってＤＥ’ＣＩＯ及びＤＥＣ３８信号から同様に発生される。

リセット・ロジック再び第４図を参照して、リセット・ロジック２７２は、電源投入リセット・ＲＣタイマ１００からのＬのＰＯＲリセット信号を通過させ、以前に説明したように、望ましいＶＤＩＩＯの主要なロジック・ブロックの全てをパワーアップの期間中リセット状態に保持する。ＶＤＩロジックは、ＦＯＲ信号が約１．２５ボルトの値に到達した場合に動作を開始する。

更に、リセット・ロジック２７２は、傾斜電源制御信号ＲＰＳＣ。

ＸＲＰＳＣ及び列駆動回路電流ソース・ディスエーブル信号ＣＳＤをウオツクドッグ・ＲＣタイマ９０からのＷＤＲリセット信号でゲートし、その後それらを電源８０及び駆動回路６０で使用可能にする。ＷＤＲＣタイマ９０はＨＤＥＮ信号の発生を計測する。

もしＨＤ　Ｅ　ＮがＬになった後、これが何等かの理由で４−７　ｍ５ｅｃにほぼ等しい時間（５０−６０８ＤＥＮサイクル）内に再びＨにならなければ、ＷＤＲＣ信号は約１．２５Ｖの値に増加し、リセット・ロジック２７２にＲＰＳＣ，ＸＲＰＳＣ及びＣ１０信号をＨに保持させ、電源８０を下向きに傾斜し、列駆動回路６０をディスエーブルすることが望ましい。

また、リセット・ロジック２７２は、ＲＰＳＣ信号の反転した信号である列出力イネーブル信号ＣＤＥを発生する。ＣＯＥ信号は、上で明らかにされそこに含まれている好ましいエレクトロルミネセンス表示駆動回路に対する共軸の特許出願で説明されている列駆動回路出力イネーブル信号に対応している。好適な実施例において、１１のＣＯＥ信号は望ましい駆動回路６００列出力をイネーブルし、ＬのＣＯＥは強制的に列出力をＬの状態にする。第１６ａ図に示すように、ＲＰＳＣ信号がＬになり、電源出力を上向きの傾斜にさせた場合、ＣＯＥ信号はＨとなって列出力のゲートをイネーブルする。ＷＤＲＣ信号が１．、２５　Ｖのしきい値以上である場合、リセット・ロジック２７２は、ＣＯＥ信号をＬに保持し、従って列駆動回路の出力をＬに駆動する。

リセット・ロジック２７２の詳細は第１４図に示されている。

ＨＤＥＮがＬになると、インバータ８７６がトライステート・バッファ８７８をディスエーブルし、ウォッチドッグ・ＲＣタイマ９０のコンデンサＣ１の充電を可能にする。ＨＤＥＮがＨに戻ると、インバータ８７６はコンデンサＣＩを放電するバッファ８７８がアースすることを可能にする。インバータ８７９及び８８１はアースとバッファ８７８の入力の間に接続され、バッファ８７８がイネーブルされた場合、バッファ８７８がコンデンサＣ１を放電することを可能にする。

コンデンサＣ１が約１．２５Ｖの水準に充電する前に、もしＨＤＥＮがＨにならなければ、シュミット・トリガ８８０のしきい値電圧、即ちシュミット・トリガ８８０の出力はＨになる。シュミット・トリガ８８０の出力がＨになれば、ＮＯＲゲート８８２．８８４．８８６及びインバータ８８０．８９０．８９２はＸＲＰＳＣ信号、Ｃ１０信号及びＲＰＳＣ信号をそれぞれ強制的にＨにし、ＣＯＥ信号をＬにする。

説明してきたのは、本発明の現在の好適な実施例を構成する映像ディスプレー・インターフェースの種々の態様である。上述の説明及び添付図は単なる代表例であり、発明の範囲は添付の請求の範囲によって明確にされることが理解されるべきである。好適な実施例に対する種々の変形と変更は当業者にとって明らかである。例えば、６４０Ｘ２００以外の解像度を有する表示装置、表示駆動回路の異なった構成、異なったタイプ、構成及び量の映像メモリ、及び異なったメモリ・マツプに取り替えることが、本発明の精神または範囲を逸脱することなく可能である。更に、例えば異なったラッチ、カウンタまたはシフト・レジスタを含んで、しかもこれらに限定されることなく、種々の構成部品の入れ替えが可能である。更に、本発明は、エレクトロルミネセンス表示装置を使用することに限定されることなく、定電流による駆動によって同様に利益のあるガス・プラズマ及びその他の同様の表示装置と組み合わせて使用されることができる。かかる全ての変形と変更は、本発明の精神と範囲から逸脱することなく行われることができる。

従って、こうした全ての変形と変更及びその他の全てこれに相当するものは、請求の範囲に含まれるものである。

浄書（内容に変更なし）浄書（内容に変更なし）浄書（内容に変更なし）浄書（内容に変更なし）浄書（丙容に変更なし）浄書（内容に変更なし）浄書（内容に変更なし）ｃ）Ｄ浄書（内容に変更なし）浄書（内容に変更なし）手続補正書（方式）平成　年　月　日特許庁長官　吉　１）文　毅　殿１、事件の表示　ＰＣＴ／ｌＪｓ　８８１００７３７２、発明の名称　映像表示装置用インターフェース３、補正をする者事件との関係　出願人名　称　ザ　チェリー　コーポレーション５、補正命令の日付　平成１年１１月７日図面の翻訳文（Ｆｉｇ、　ｌ、　４．８ａ、　８ｄ、　９ａ、　１０ａ。

１０ｄ、　１０ｃ、　１３．１６ａ）の浄書（内容に変更なし）国際調査報告

Claims

【特許請求の範囲】

１．映像データを受け取る手段；上記の映像データに対応する複数の実質的に定電流の表示装置駆動信号を選択的に制御するための少なくとも１つの制御信号を発生する手段；及び映像表示を発生するために、上記の少なくとも１つの制御信号と共に上記の映像データを出力する手段によって構成されることを特徴とする映像表示装置用インターフェース。
２．映像データを受け取る上記の手段は、第１の選択された速度で映像データを受け取る手段によって構成され、上記の映像データを出力する上記の手段は、上記の第１の選択された速度より速い第２の選択された速度で上記の映像データを出力する手段によって構成される請求項１記載の映像表示装置用インターフェース。
３．プログラム信号を受け取る手段を有し、少なくとも１つの制御信号を発生する上記の手段は、上記の少なくとも１つの制御信号の発生を選択的に制御するため、上記のプログラム信号に応答する手段を有する請求項１記載の映像表示装置用インターフェース。
４．映像データを受け取る手段；上記の映像データに対応する複数の実質的に定電流の表示装置駆動信号を選択的に制御するための少なくとも１つの第１制御信号を発生する手段；上記の複数の実質的に定電流の表示装置駆動信号に対応する複数のプレチヤージ表示装置駆動信号を選択的に制御するための少なくとも１つの第２制御信号を発生する手段；及び映像ディスプレーを発注するために、上記の少なくとも１つの第１制御信号及び上記の少なくとも１つの第２制御信号と共に上記の映像データを出力する手段によって構成されることを特徴とする映像表示装置用インターフェース。
５．映像データを受け取る上記の手段は、第１の選択された速度で映像データを受け取る手段によって構成され、上記の映像データを出力する上記の手段は上記の第１の選択された速度より連い第２の選択された速度で上記の映像データを出力する手段によって構成される請求項４記載の映像表示装置用インターフェース。
６．プログラム信号を受け取る手段を有し、少なくとも１つの第１制御信号を発生する上記の手段及び少なくとも１つの第２制御信号を発生する上記の手段は、上記の少なくとも１つの第１制御信号の発生及び上記の少なくとも１つの第２制御信号の発生をそれぞれ選択的に制御するため、上記のプログラム信号に応答する手段を有する請求項４記載の映像表示装置用インターフェース。
７．映像データを受け取る手段；上記の映像データに対応する複数の実質的に定電流の表示装置駆動信号を選択的に制御するための少なくとも１つの制御信号を発生する手段；及び上記の少なくとも１つの制御信号と共に上記の映像データを出力する手段を有する映像表示装置用インターフェース手段；映像表示手段；及び上記の映像表示手段を駆動するために、上記の出力映像データに対応する複数の実質的に定電流の表示装置駆動信号を発生するよう、上記の出力映像データ及び上記の少なくとも１つの制御信号に応答する表示装置駆動回路手段によって構成されることを特徴とする映像表示システム。
８．上記の映像表示システムは、エレクトロルミネセンス表示手段によって構成されている請求項７記載の映像表示システム。
９．映像データを受け取る上記の手段は、第１の選択された速度で映像データを受け取る手段によって構成され、上記の映像データを出力する上記の手段は上記の第１の選択された速度より速い第２の選択された速度で上記の映像データを出力する手段によって構成される請求項７記載の映像表示装置用インターフェース。
１０．映像データを受け取る手段；上記の映像データに対応する複数の実質的に定電流の■駆動信号を選択的に制御するための少なくとも１つの制御信号を発生する手段；及び上記の複数の実質的に定電流の表示装置駆動信号に対応する複数のプレチヤージ表示装置駆動信号を選択的に制御するための少なくとも１つの第２制御信号を発生する手段を有する映像表示装置用インターフェース手段；上記の少なくとも１つの第１制御信号及び上記の少なくとも１つの第２制御信号と共に上記の映像データを出力する手段；映像表示手段；及び上記の出力映像データに対応する実質的に定電流の表示装置駆動信号及び上記の映像表示手段を駆動するための対応する複数のプレチャージ表示手段駆動信号を発生するために、上記の出力映像データ及び上記の少なくとも１つの第１制御信号及び上記の少なくとも１つの第２制御信号に応答する表示装置駆動回路手段によって構成されることを特徴とする映像表示システム。
１１．上記の映像ディスプレーはエレクトロルミネセンス表示手段によって構成されている請求項１０記載の映像ディスプレーシステム。
１２．映像データを受け取る上記の手段は、第１の選択された速度で映像データを受け取る手段によって構成され、上記の映像データを出力する上記の手段は上記の第１の選択された速度より速い第２の選択された速度で上記の映像データを出力する手段によって構成される請求項１０記載の映像表示装置用インターフェース。
１３．映像データを受け取るデータ受領手段；第１の選択された速度で受領した映像データを一時的に格納するための複数の理論表示セクションに対応する複数の理論セクションを有するデータ格納手段；上記のデータ格納手段の上記のセクションの各々から格納された映像データを読み出す手段；及び上記の映像データが上記の第１の選択された速度よりも速い第２の選択された速度で出力されるように、上記のデータ格納手段の各セクションから上記の映像データを繰返し同時に出力する手段によって構成されることを特徴とする映像表示装置用インターフェース。
１４．上記のデータ受領手段は、直列映像データを受け取る手段によって構成される請求項１３記載の映像表示装置用インターフェース。
１５．上記の読み出し手段及び上記の出力手段は、少なくとも４の第２の選択された速度で上記の映像データを読み出しかつ出力し、上記の出力手段は上記の読み出し手段に対応するデータ格納手段の各セクションから格納された映像データを同時に出力する手段によって構成されている請求項１３記載の映像表示装置用インターフェース。
１６．各々が複数の理論表示セクションに対応する複数の理論セクションを有する同一の第１及び第２データ格納バンクによって構成される上記のデータ格納手段；上記の第１及び第２データ格納バンクに連続する映像データのフレームを交互に格納する手段；上記の第１及び第２格納バンクの上記のセクションの各々から格納された映像データを交互に取り出す手段によって構成される上記の読み出し手段；それぞれ異なった格納バンクに格納し、かつ同時にこの異なった格納バンクから読み出すように同期された上記の格納手段及び上記の読み出し手段；及び上記の読み出し手段に対応するデータ格納手段の各セクシヨンから格納された映像データを同時に出力する手段によっ構成される上記の出力手段を有する請求項１３記載の映像表示装置用インターフェース。
１７．上記の出力手段は：上記のデータ格納手段の各セクションから読み出された格納されている映像データの第１の部分を交互に格納し、次いで各セクションの上記の第１部分から同時に映像データを出力する第１手段；上記のデータ格納手段の各セクションから読み出された格納されている映像データの第２の部分を交互に格納し、次いで各セクションの上記の第２の部分から同時に映像データを出力する第２手段；及び上記の第１及び第２手段の一方がデータを格納している間に、上記の第１及び第２手段の他方がデータを出力しているように映像データを同期して交互に格納及び出力する上記の第１及び第２手段によって構成される請求項１３記載の映像表示装置用インクーフェース。
１８．予め決められたフレーム・サイズを有する映像表示装置用インターフェースに於いて：上記のディスプレーの画素に対応するビット直列ディジタル映像データを受け取る手段；受領した映像データを一時的に格納するための上記の表示装置の複数の論理セクションに対応する複数の論理セクションを有するデータ格納手段；選択された時間を作るタイミング手段；上記の選択された時間の間、上記の直列映像データの少なくとも１つのフレームを上記のデータ格納手段の対応する論理セクションに書き込む手段；上記の選択された時間の間、上記の映像データの少なくとも１つのフレームが上記のデータ格納手段から選択された複数回数読み出されてしまう迄、各論理セクションから映像データを繰返し読み出す手段；及び上記の選択された時間の間、上記の映像データの少なくとも１つのフレームが対応する選択された複数回数上記のディスプレーに出力されてしまう迄、繰返し映像データを同時に各論理セクションから上記のディスプレーに出力するために上記の読み出し手段に接続されたデータ出力手段によって構成されることを特徴とする映像表示装置用インターフェース。