JPH0249511B2 - - Google Patents
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- JPH0249511B2 JPH0249511B2 JP61247174A JP24717486A JPH0249511B2 JP H0249511 B2 JPH0249511 B2 JP H0249511B2 JP 61247174 A JP61247174 A JP 61247174A JP 24717486 A JP24717486 A JP 24717486A JP H0249511 B2 JPH0249511 B2 JP H0249511B2
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Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
を用いた記憶装置に係り、特にそのパワー・オ
ン・リセツト回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory device using an insulated gate field effect transistor, and particularly to a power-on reset circuit thereof.
従来、集積回路では、電源を入れた場合内部状
態を初期状態に設定するパワー・オン・リセツト
型記憶回路が多用されている。 Conventionally, integrated circuits often use power-on reset type memory circuits that set the internal state to an initial state when the power is turned on.
以下、従来の回路の動作を第１図の回路図に従
い説明する。 The operation of the conventional circuit will be explained below with reference to the circuit diagram of FIG.
第１のインバータIN１において、デプリーシ
ヨン型の負荷トランジスタＱ１はドレインを電源
側Ｄに、ゲート及びソースを出力側に接続してあ
る。第２のインバータIN２のエンハンスメント
型負荷トランジスタＱ２はドレイン及びゲートを
電源側Ｄに、ソースを出力２側に接続してある。
又増幅用トランジスタＱ３，Ｑ４はそれぞれ図示
の如く接続され、全体として２つのインバータ
IN１，IN２の入出力が正帰還する様に構成され
ている。又、出力点１，２と接地間には配線容量
等の浮遊容量及びMOS容量から成るＣ１，Ｃ２
が存在する。又、出力点１，２と接地間には書込
み用トランジスタ０５，０６がそれぞれ接続され
ている。 In the first inverter IN1, the depletion type load transistor Q1 has its drain connected to the power supply side D, and its gate and source connected to the output side. The enhancement type load transistor Q2 of the second inverter IN2 has its drain and gate connected to the power supply side D, and its source connected to the output 2 side.
Furthermore, the amplifying transistors Q3 and Q4 are connected as shown in the figure, and the two inverters are connected as a whole.
The input and output of IN1 and IN2 are configured to provide positive feedback. In addition, between output points 1 and 2 and ground, there are C1 and C2 consisting of stray capacitance such as wiring capacitance and MOS capacitance.
exists. Further, write transistors 05 and 06 are connected between output points 1 and 2 and ground, respectively.
電源電圧が接地電圧と同じ場合、平衡状態では
すべての接点は接地電圧であるため、電源が入つ
た瞬間はＱ３，Ｑ４はオフしている。（Ｑ５，Ｑ
６もオフしているとする。）このため、Ｑ１，Ｑ
２のオン抵抗Ｒ１，Ｒ２及びＣ１，Ｃ２によつて
決定されるＲ１Ｃ１，Ｒ２Ｃ２の時定数に従つて
出力１，２はＱ４あるいはＱ３のしきい値電圧
VT1に達するまで充電される。R1C1≪R2C2と設
計されている場合、出力点１は先にVT1に達する
ためＱ４はオンし始める。一般に増幅用トランジ
スタのオン抵抗は負荷トランジスタのオン抵抗よ
り十分に小さいため、出力点２の電位上昇は小さ
くなる。一方Ｑ３はオフしたままなので出力点１
は更に充電され、Ｑ４のオン抵抗を更に下げ出力
点２の電位を下降させる様に働く。以上の如く、
R1C1≪R2C2となる様に設計された回路では、平
衡状態時に電源を入れた場合、出力点１側は目的
とする初期状態である電源電位に必ず引上げられ
る。以上の場合は、電源の立上がりＲ１Ｃ１に比
べ十分に速い場合である。電源の立上りが十分に
遅い場合は以下の様になる。平衡状態時に電源が
入つた場合、出力点１はデプリーシヨン型負荷に
より電源電位と同電位で上昇するが、出力点２は
負荷トランジスタのしきい値電圧VTQ2に達するま
で電位は上昇しない。すなわち、上記増幅用トラ
ンジスタＱ３，Ｑ４がオフしている限り、出力点
１は電源電圧VDに、出力点２はVD−VTQ2になる。
VD＝VT1でトランジスタＱ４はオンし始めるが、
この時Ｑ３はオフしたままなので、電源電圧の上
昇と共に出力点１は更に上昇し、一方出力点２は
下降し始める。以上の如く、出力点１は電源電圧
の立上がりの速度にかかわらず目的とする初期状
態である電源電位に引上げられる。 When the power supply voltage is the same as the ground voltage, all contacts are at the ground voltage in a balanced state, so Q3 and Q4 are off at the moment the power is turned on. (Q5, Q
6 is also off. ) Therefore, Q1, Q
Outputs 1 and 2 are the threshold voltages of Q4 and Q3 according to the time constants of R1C1 and R2C2 determined by on-resistances R1 and R2 of 2 and C1 and C2.
Charged until V T1 is reached. If R1C1<<R2C2 is designed, Q4 starts to turn on because output point 1 reaches V T1 first. Generally, the on-resistance of the amplification transistor is sufficiently smaller than the on-resistance of the load transistor, so the potential rise at the output point 2 is small. On the other hand, Q3 remains off, so output point 1
is further charged and works to further lower the on-resistance of Q4 and lower the potential at output point 2. As above,
In a circuit designed so that R1C1<<R2C2, when the power is turned on in an equilibrium state, the output point 1 side is always pulled up to the power supply potential, which is the desired initial state. In the above case, the rise of the power supply is sufficiently faster than R1C1. If the power supply rises slowly enough, the following will occur. When the power is turned on in a balanced state, the potential at output point 1 rises to the same potential as the power supply potential due to the depletion type load, but the potential at output point 2 does not rise until it reaches the threshold voltage V TQ2 of the load transistor. That is, as long as the amplifying transistors Q3 and Q4 are off, output point 1 becomes the power supply voltage V D and output point 2 becomes V D -V TQ2 .
Transistor Q4 starts to turn on at V D = V T1 , but
At this time, Q3 remains off, so as the power supply voltage rises, output point 1 further rises, while output point 2 begins to fall. As described above, the output point 1 is pulled up to the power supply potential, which is the intended initial state, regardless of the speed at which the power supply voltage rises.
ところで、上記初期状態に設定された後、上記
書込み用トランジスタＱ５をオンさせて出力点１
を接地電位に引下げると、出力点２はＱ２により
充電され高レベルVD−VTQ2となる。そしてVD−
VTQ2が上記第１のインバータの論理しきい値より
高ければＱ５をオフさせてもこの状態（第２の安
定状態）を保つ。さて、上記第２の安定状態の
後、電源電位を下げた場合Ｑ２，Ｑ４はオフして
いるため出力点２の電位は保持される。保持時間
はリーク電流ILと接点容量Ｃ２により決まるが、
ILは通常十分小さいため、すなわちリーク抵抗RL
は非常に大きいため、保持時間は十分に長くなる
恐れがある。従つて上記保持期間中に電源電圧が
再び上昇すると本回路は第２の安定状態のままと
なり、目的とする初期状態に設定されない。 By the way, after the initial state is set, the write transistor Q5 is turned on and output point 1 is set.
When is pulled down to ground potential, output point 2 is charged by Q2 and becomes a high level V D -V TQ2 . and V D −
If V TQ2 is higher than the logic threshold of the first inverter, this state (second stable state) is maintained even if Q5 is turned off. Now, when the power supply potential is lowered after the second stable state, the potential at the output point 2 is held because Q2 and Q4 are off. The holding time is determined by the leakage current I L and contact capacitance C2, but
Since I L is usually small enough, i.e. leakage resistance R L
is so large that the retention time may be sufficiently long. Therefore, if the power supply voltage rises again during the holding period, the circuit remains in the second stable state and is not set to the intended initial state.
以上の如く、従来回路では電源のオン・オフの
間隔が短い場合、目的とするパワー・オン・リセ
ツト機能が働かない欠点があつた。 As described above, the conventional circuit has the disadvantage that the intended power-on reset function does not work if the interval between turning on and off the power supply is short.
本発明は上記従来回路の欠点を改善し、目的と
する機能の確実な動作を提供するものである。 The present invention improves the drawbacks of the conventional circuit described above and provides reliable operation of the intended function.
以下、本発明の実施例を第２図に従い説明す
る。 Embodiments of the present invention will be described below with reference to FIG.
トランジスタＱ１〜Ｑ５（Ｑ６）、容量Ｃ１，
Ｃ２の種類及び接続方法は第１図と同じである。
トランジスタＱ７はデプリーシヨン型でありドレ
インは電源Ｄに、ゲート・ソースは出力点３に接
続されている。トランジスタＱ８はエンハンスメ
ント型であり図示の如くドレイン・ゲート・ソー
スはそれぞれ出力点３、電源Ｄ、接地に接続され
ている。トランジスタＱ９はエンハンスメント型
でありドレイン・ゲート・ソースはそれぞれ出力
点２，３、および接地に接続されている。トラン
ジスタＱ７，Ｑ８により電源電圧検出回路が構成
されている。出力点３の特性の一例を第３図に示
すが出力３での出力電圧Ｖ３はVTVDVnにお
いてしきい値電圧VTを越える事がわかる。平衡
状態時に電源が入つた場合、VDVTでは上記従
来回路と同じ動作となる。VD＞VTではＱ４がオ
ンし始めるが、同時に０９もオンし始めるため、
出力２の電位は上記従来回路に比べより確実に下
降を開始する。すなわち、目的とする初期状態
に、より確実に設定される事になる。VD＞Vnの
場合、０９はオフしているため、Ｑ５により第２
の安定状態に設定する場合は上記従来回路と同一
の動作を行う。上記第２の安定状態に達した後、
電源電圧がVT＜VD＜Vnになつた時、０９は再び
オンする。VT＜VD＜Vnの範囲で出力３の電圧Ｖ
３がトランジスタＱ２とＱ９で成るインバータの
論理しきい値VLOGを越えるならば、上記出力２の
電位は低レベルに、出力１は従つて高レベル側に
なるため、本回路は再び初期状態に設定される事
になる。上記初期状態の設定に要する時間はＱ９
のオン抵抗と容量Ｃ２により決まるが、上記従来
回路の場合のリークによる抵抗RLに比べＲ９は
数桁小さいため、極めて速く初期状態に設定され
る。 Transistors Q1 to Q5 (Q6), capacitor C1,
The type and connection method of C2 are the same as in FIG.
The transistor Q7 is of a depletion type, and its drain is connected to the power supply D, and its gate and source are connected to the output point 3. The transistor Q8 is of an enhancement type, and its drain, gate, and source are connected to the output point 3, the power source D, and the ground, respectively, as shown in the figure. Transistor Q9 is of an enhancement type, and its drain, gate, and source are connected to output points 2, 3, and ground, respectively. A power supply voltage detection circuit is configured by transistors Q7 and Q8. An example of the characteristics of output point 3 is shown in FIG. 3, and it can be seen that the output voltage V3 at output 3 exceeds the threshold voltage V T at V T V D V n . When the power is turned on in a balanced state, the operation at V D VT is the same as that of the conventional circuit described above. When V D > V T , Q4 starts to turn on, but at the same time 09 also starts to turn on, so
The potential of output 2 starts to fall more reliably than in the conventional circuit. In other words, the desired initial state can be set more reliably. When V D > V n , since 09 is off, the second
When the stable state is set, the same operation as the conventional circuit described above is performed. After reaching the second stable state,
When the power supply voltage becomes V T <V D <V n , 09 is turned on again. Voltage V of output 3 in the range V T < V D < V n
3 exceeds the logic threshold value V LOG of the inverter made up of transistors Q2 and Q9, the potential of output 2 becomes low level and output 1 becomes high level, so that the circuit returns to its initial state again. It will be set. Q9 How much time does it take to set the above initial state?
However, since R9 is several orders of magnitude smaller than the resistance R L due to leakage in the conventional circuit, it is set to the initial state extremely quickly.
以上述べた如く、本発明により従来技術では得
られなかつたパワー・オン・リセツト機能の確実
な動作を達成する事ができる。 As described above, the present invention makes it possible to achieve reliable operation of the power-on reset function, which was not possible with the prior art.
本発明において、トランジスタＱ２はＱ３，Ｑ
４，Ｑ５等と同一のエンハンスメント型トランジ
スタに限らず、０＜｜VTQ2｜＜｜VT｜なるしき
い値のエンハンスメント型素子でも良い。又、ソ
ース・ゲートを共通接続したＱ１と同じデプリー
シヨン型素子でも同様の効果が得られる事も明ら
かである。 In the present invention, transistor Q2 is Q3, Q
It is not limited to the same enhancement type transistor as Q4, Q5, etc., but may be an enhancement type element with a threshold value such that 0<|V TQ2 |<|V T |. It is also clear that the same effect can be obtained with the same depletion type element as Q1 whose source and gate are commonly connected.
第１図は従来技術による回路図である。第２図
は本発明の回路図である。第３図は電源電圧検出
回路の出力特性を示す図である。
Ｑ１，Ｑ７……デプリーシヨン型トランジス
タ、Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ９
……エンハンスメント型トランジスタ、Ｄ……電
源、Ｇ……接地点、Ｃ１，Ｃ２……浮遊容量ある
いはゲート容量。
FIG. 1 is a circuit diagram according to the prior art. FIG. 2 is a circuit diagram of the present invention. FIG. 3 is a diagram showing the output characteristics of the power supply voltage detection circuit. Q1, Q7... depletion type transistor, Q2, Q3, Q4, Q5, Q6, Q8, Q9
...Enhancement type transistor, D...power supply, G...ground point, C1, C2...stray capacitance or gate capacitance.
Claims (1)
接続された第１、第２の電界効果トランジスタ
と、第１、第２の交差接続点と電源との間に接続
した第１、第２の負荷素子とを有し、第１の節点
と第１の負荷素子による時定数が第２の節点と第
２の負荷素子による時定数よりも小さい双安定回
路と、第２トランジスタと並列に接続された第３
のトランジスタと、入力端子を電源側に接続した
インバータを含み、上記インバータの出力を上記
第３のトランジスタのゲートに入力する様に接続
したことを特徴とする絶縁ゲート型記憶回路。1 first and second field effect transistors whose gates and drains are cross-connected at first and second nodes; first and second field-effect transistors connected between the first and second cross-connections and a power source; a bistable circuit having a load element in which a time constant due to the first node and the first load element is smaller than a time constant due to the second node and the second load element, and connected in parallel with the second transistor. The third
1. An insulated gate type memory circuit comprising: a transistor; and an inverter having an input terminal connected to a power supply side; the output of the inverter is connected to be input to the gate of the third transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247174A JPS63100699A (en) | 1986-10-17 | 1986-10-17 | Insulation gate type storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61247174A JPS63100699A (en) | 1986-10-17 | 1986-10-17 | Insulation gate type storage circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142741A Division JPS5845695A (en) | 1981-09-10 | 1981-09-10 | Insulation gate type storage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63100699A JPS63100699A (en) | 1988-05-02 |
| JPH0249511B2 true JPH0249511B2 (en) | 1990-10-30 |
Family
ID=17159539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61247174A Granted JPS63100699A (en) | 1986-10-17 | 1986-10-17 | Insulation gate type storage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100699A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5088931A (en) * | 1973-12-10 | 1975-07-17 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128733U (en) * | 1974-08-26 | 1976-03-02 |
-
1986
- 1986-10-17 JP JP61247174A patent/JPS63100699A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5088931A (en) * | 1973-12-10 | 1975-07-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63100699A (en) | 1988-05-02 |
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