JPH0349216B2

JPH0349216B2 -

Info

Publication number: JPH0349216B2
Application number: JP23483382A
Authority: JP
Inventors: Kunihiko Goto; Takeshi Yamamura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-12-27
Filing date: 1982-12-27
Publication date: 1991-07-26
Also published as: JPS59121730A

Description

【発明の詳細な説明】本発明の技術分野本発明は、基準電圧のトリミングなどに用いら
れるヒユーズ回路に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a fuse circuit used for trimming a reference voltage and the like.

技術の背景 DA変換器では基準電圧が必要であるが、集積
回路で構成されたDA変換器でチツプ内で該基準
電圧を発生するにはトランジスタの閾値電圧Vth
の差を利用する等の方法がとられる。しかしVth
は製造バラつきで変化し、所望の基準電圧が得ら
れない。そこで出力側に抵抗回路とスイツチを設
け、Vthの差で発生させた電圧を抵抗に加え該ス
イツチをオンオフして所望の基準電圧が得られる
ようにする。ヒユーズはこれらのどのスイツチを
オンまたはオフさせるかの情報を記憶するのにも
用いられる。Background of the Technology DA converters require a reference voltage, but in order to generate the reference voltage within the chip in a DA converter configured with an integrated circuit, the threshold voltage Vth of the transistor is required.
Methods such as making use of the difference between But Vth
varies due to manufacturing variations, making it impossible to obtain the desired reference voltage. Therefore, a resistor circuit and a switch are provided on the output side, and the voltage generated by the difference in Vth is added to the resistor and the switch is turned on and off to obtain a desired reference voltage. Fuses are also used to store information about which of these switches should be turned on or off.

従来技術と問題点ヒユーズ回路の従来例を第１図に示す。この図
で１１，１２，１３，……INは多結晶シリコン
などからなるヒユーズ、２１，２２，２３，……
２Ｎは定電流源、３１，３２，３３，……３Ｎは
パツド、４１，４２，４３，……４Ｎは出力端
子、l₁は＋VSの電源線、l₂は−VSの電源線であ
る。この回路ではヒユーズ１１，１２，……が切
断されていると当該出力端の出力電位は＋VSで
あり、切断されていないと当該出力端の出力電位
は−VSとなり、＋VS、−VSを２値データ１，０
に対応させてＮビツトの論理が生成される。しか
しヒユーズを切断する前に、どのような論理が必
要かを試験する必要がある。Prior Art and Problems A conventional example of a fuse circuit is shown in Figure 1. In this figure, 11, 12, 13, ... IN are fuses made of polycrystalline silicon, etc., and 21, 22, 23, ...
2N is _a constant current source, 31 _, 32, 33, . . . 3N is a pad, 41, 42, 43, . In this circuit, when fuses 11, 12, ... are disconnected, the output potential of the relevant output terminal is +VS, and when they are not disconnected, the output potential of the relevant output terminal is -VS, and +VS, -VS are binary values. data 1,0
An N-bit logic is generated corresponding to the . But before cutting the fuse, it is necessary to test what logic is required.

パツド３１，３２……にヒユーズが切断する高
電圧Vcを加えれば、上記試験は簡単に実施でき
るが、切断する必要のないヒユーズまで切断され
てしまう。そこで試験では、パツド３１，３２…
…に電圧Vcより低い電圧Vtを加え（例えばVcが
5V、Vtが2V）、このとき出力端４１，４２……
に生じる電圧をインバータ２段などからなる増幅
器で増幅する。 The above test can be easily carried out by applying a high voltage Vc that causes the fuses to break to the pads 31, 32, . Therefore, in the test, pads 31, 32...
Add a voltage Vt lower than the voltage Vc to ... (for example, if Vc is
5V, Vt is 2V), at this time output terminals 41, 42...
The voltage generated is amplified by an amplifier consisting of two stages of inverters.

しかしこの方法では電圧Vtはヒユーズを溶断
するものであつてはならず、しかも増幅後の出力
電圧は＋VSにならねばならず、これには電圧Vt
の選定、ヒユーズの形状、増幅する論理回路の設
計などに厳しい条件が課せられる。 However, in this method, the voltage Vt must not blow the fuse, and the output voltage after amplification must be +VS, which requires the voltage Vt
Strict conditions are imposed on the selection of the fuse, the shape of the fuse, and the design of the amplifying logic circuit.

発明の目的本発明はかゝる点を改善し、試験電圧の選択、
ヒユーズ形状の設計などに大きなマージンを有す
るヒユーズ回路を提供しようとするものである。Purpose of the Invention The present invention improves the above points, and improves the selection of test voltage,
The aim is to provide a fuse circuit that has a large margin in designing the fuse shape.

発明の構成本発明は一対の電源線間に、定電流源とヒユー
ズを直列に接続した回路を複数個並列に接続し、
該複数個の直列接続点にはそれぞれヒユーズ溶断
電圧を加えるパツドおよび出力端を接続してなる
ヒユーズ回路において、該複数のヒユーズと電源
線の一方との間にそれぞれスイツチを構成する
MOSトランジスタを接続し、該トランジスタの
ゲートは試験時に該トランジスタをオンオフする
電圧を加えらえる共通のパツドに接続したことを
特徴とするが、次に実施例を参照しながらこれを
詳細に説明する。Structure of the Invention The present invention connects a plurality of circuits each having a constant current source and a fuse connected in series between a pair of power lines,
A switch is configured between each of the plurality of fuses and one of the power supply lines in a fuse circuit in which a pad for applying a fuse blowing voltage and an output end are connected to each of the plurality of series connection points.
MOS transistors are connected, and the gates of the transistors are connected to a common pad that applies a voltage to turn on and off the transistors during testing, which will be explained in detail below with reference to examples. .

発明の実施例第２図は本発明のヒユーズ回路を示す。第１図
と同じ部分には同じ符号が付してあり、両者を比
較すれば明らかなように本考案では各ヒユーズ１
１，１２……に直列にスイツチ５１，５２……を
設けている。第３図は具体例で、定電流源２１，
２２，……はゲートをソースへ短絡したデイプリ
ーシヨン型MOSトランジスタを使用し、スイツ
チ５１，５２，……には共通パツド５０からゲー
ト電圧を受けるエンハンスメント型MOSトラン
ジスタを用いる。Embodiments of the Invention FIG. 2 shows a fuse circuit of the invention. The same parts as in FIG.
Switches 51, 52, . . . are provided in series with the switches 1, 12, . FIG. 3 shows a specific example, in which the constant current source 21,
22, . . . use depletion type MOS transistors whose gates are short-circuited to sources, and switches 51, 52, .

このようにすると、試験時には単にスイツチ５
１，５２，……を解放すればよい。即ちヒユーズ
を切断した状態の出力電圧はパツド３１，３２…
…に＋VSを加えることによつて得られ、ヒユー
ズを切断しない状態の出力電圧はパツド３１，３
２……に−VSを加えることによつて得られる。
パツド３１，３２，……に試験電圧Vtを加え、
出力電圧を増幅する論理回路を設け、といつたこ
とを全て不要になる。データを書込むべくヒユー
ズを切断するにはスイツチ５１，５２，……を閉
じ、切断しようとするヒユーズのパツドに電圧＋
VSを加えればよい。こうしてデータを書込んだ
ヒユーズ回路の使用中はスイツチ５１，５２，…
…を閉じておくが、待機状態など不使用時にはス
イツチ５１，５２，……を解放しておくとよく、
このようにすれば不使用時にはヒユーズ回路に電
流が流れず、消費電力の節減が図れる。即ちパワ
ーダウンモードが簡単に実現できる。 If you do this, you can simply switch 5 during the test.
All you have to do is release 1, 52,... That is, the output voltage with the fuse cut is the same as the pads 31, 32...
... is obtained by adding +VS to pads 31 and 3, and the output voltage when the fuse is not cut is
2... can be obtained by adding -VS to...
Apply test voltage Vt to pads 31, 32,...
A logic circuit is provided to amplify the output voltage, making all of the above unnecessary. To cut a fuse to write data, close switches 51, 52, etc., and apply voltage + to the pad of the fuse to be cut.
Just add VS. While the fuse circuit with data written in this way is in use, switches 51, 52,...
...but when not in use, such as in standby mode, it is a good idea to leave switches 51, 52, ... open.
In this way, no current flows through the fuse circuit when not in use, thereby reducing power consumption. In other words, a power down mode can be easily realized.

スイツチ５１，５２，……を構成するトランジ
スタのゲートに加える電圧の制御回路を第５図に
示す。CCT₁は前述のパワーダウン制御などを行
なう第１回路、CCT₂は第３図のヒユーズ回路の
１つ（本例ではヒユーズ１１の回路）である第２
回路であり、５０は前述の共通パツドである。試
験時および動作時にはスイツチ５１，５２，……
を構成するトランジスタのゲートに共通に電圧を
加えて該トランジスタつまりスイツチをオンに
し、待機中などは該電圧を除いてスイツチをオフ
にするが、これには次のような機能が必要であ
る。 FIG. 5 shows a control circuit for controlling the voltage applied to the gates of the transistors constituting the switches 51, 52, . . . CCT ₁ is the first circuit that performs the power-down control described above, and CCT ₂ is the second circuit that is one of the fuse circuits in Figure 3 (in this example, the circuit for fuse 11).
50 is the aforementioned common pad. During testing and operation, switches 51, 52,...
A common voltage is applied to the gates of the transistors that make up the device to turn on the transistors, that is, the switch, and during standby, the voltage is removed and the switch is turned off. This requires the following functions.

第４図でこれを説明すると第４図のCCT₁，
CCT₂は第５図の第１回路CCT₁、第２回路CCT₂
に対応し、パツドP₁はパツド５０に対応する。
そして上述の操作はパツドP₁に電圧を加えて第
２回路CCT₂を動作させ、この際第１回路CCT₁
には該電圧は不要であるからかゝらないようにす
る。また第１回路CCT₁の出力で第２回路CCT₂
を制御できるように、第１，第２回路の入、出端
は接続可能とする。かゝる動作を行なわせるには
第４図ａに示すようにスイツチSWを設けるのが
普通であり、スイツチは実際にはトランジスタで
構成するので第４図ａは第４図ｂの如くなる。
こゝでＱはスイツチSWを構成するトランジス
タ、P₂は該トランジスタのゲートに制御電圧を
与えるパツドである。しかしこのような回路では
パツドP₂などを設けねばならないからスペース
を広くとり集積度が下る。またパツドP₂に加え
る電圧に制限を受けるという問題がある。即ちト
ランジスタは半導体基板のｐ層又はｎ層に反対導
電型のソース、ドレイン領域を形成して構成し、
そして第１回路CCT₁の出力端はCMOSインバー
タなどで構成されるが、この場合はｐチヤネル、
ｎチヤネル両トランジスタがあり、従つてパツド
P₁にある程度以上の電圧を加えるとそれが正で
あれ、負であれ、トランジスタＱまたは第１回路
の出力段トランジスタのいずれかのソース、ドレ
インと基板とで構成するpn接合がオンしてしま
う。これは当該トランジスタを破壊し及び又は第
２回路CCT₂に加わる電圧を制限してしまうとい
う不都合がある。この点第４図ｃのように第１回
路と第２回路を高抵抗Ｒで結ぶという方法は有効
である。即ちこのようにすると第１回路CCT₁の
出力段トランジスタが作るpn接合がオンになろ
うとしても流れる電流は高抵抗Ｒにより制限さ
れ、トランジスタの破壊などは生じない。また高
抵抗Ｒが大きな電圧降下を生じるから、パツド
P₁側の電圧つまり第２回路CCT₂に加わる電圧は
制限を受けず、パツドP₁に加えた電圧がその
まゝ第２回路CCT₂の入力電圧となる。 To explain this in Figure 4, CCT ₁ in Figure 4,
CCT ₂ is the first circuit CCT ₁ and the second circuit CCT ₂ in Fig. 5.
, and pad _P1 corresponds to pad 50.
The above operation applies voltage to pad _P1 to operate the second circuit _CCT2 , and at this time, the first circuit _CCT1
Since this voltage is unnecessary, it should not be increased. Also, the output of the first circuit CCT ₁ causes the second circuit CCT _{2 to}
The input and output ends of the first and second circuits are connectable so that the control can be performed. In order to carry out such an operation, it is common to provide a switch SW as shown in FIG. 4a, and since the switch is actually composed of a transistor, FIG. 4a becomes as shown in FIG. 4b.
Here, Q is a transistor constituting the switch SW, and _P2 is a pad that applies a control voltage to the gate of the transistor. However, in such a circuit, a pad _P2 etc. must be provided, which requires a large space and reduces the degree of integration. Another problem is that the voltage applied to pad _P2 is limited. That is, a transistor is constructed by forming source and drain regions of opposite conductivity types in the p-layer or n-layer of a semiconductor substrate,
The output end of the first circuit CCT ₁ is composed of a CMOS inverter, etc., but in this case, it is a p-channel,
There are both n-channel transistors, so pad
If a voltage above a certain level is applied to _P1 , whether it is positive or negative, the pn junction consisting of the source, drain, and substrate of either transistor Q or the output stage transistor of the first circuit will turn on. . This has the disadvantage of destroying the transistor and/or limiting the voltage applied to the second circuit CCT ₂ . In this respect, it is effective to connect the first circuit and the second circuit with a high resistance R as shown in FIG. 4c. That is, if this is done, even if the pn junction formed by the output stage transistor of the first circuit CCT ₁ attempts to turn on, the current flowing will be limited by the high resistance R, and the transistor will not be destroyed. Also, since the high resistance R causes a large voltage drop, the pad
The voltage on the P ₁ side, that is, the voltage applied to the second circuit CCT _2, is not limited, and the voltage applied to the pad P ₁ becomes the input voltage of the second circuit CCT ₂ as it is.

第５図は第４図ｃの方式をとつたもので、第１
回路CCT₁の出力端は高抵抗Ｒを介してトランジ
スタ５１のゲート及びパツド５０に接続される。
このようにすれば前述の理由で何ら支障なく、パ
ツド５０に試験時に電圧を加えてスイツチトラン
ジスタ５１，……をオンにし、また第１回路
CCT₁の出力で動作時はスイツチトランジスタ５
１，……をオンにし待機時はこれらをオフにする
ことができる。 Figure 5 is based on the method shown in Figure 4c.
The output terminal of the circuit _CCT1 is connected to the gate of the transistor 51 and the pad 50 via a high resistance R.
If this is done, there will be no problem for the reasons mentioned above, and voltage will be applied to the pad 50 during the test to turn on the switch transistors 51, . . . , and the first circuit
When operating with the output of CCT ₁ , switch transistor 5
1,... can be turned on and turned off during standby.

発明の効果以上説明したように本発明によればヒユーズ回
路において試験時にパツドに加える電圧VtにVc
＞Vtの条件を除くことができ大きな設計マージ
ンが得られる。また従来方式のように増幅器など
は必要でなく、スイツチを開いて簡単にパワーダ
ウンモードを実現できるなどの効果が得られる。Effects of the Invention As explained above, according to the present invention, in a fuse circuit, the voltage Vt applied to the pad during testing is changed to Vc.
＞Vt condition can be removed and a large design margin can be obtained. Additionally, unlike conventional systems, there is no need for an amplifier, and the advantage is that a power-down mode can be easily achieved by opening a switch.

[Brief explanation of drawings]

第１図は従来のヒユーズ回路を示す回路図、第
２図は本発明の基本形を示す回路図、第３図は本
考案の具体例を示す回路図、第４図は第１，第２
回路の制御形式を説明するブロツク図、第５図は
第３図のスイツチ制御部の具体例を示す回路図で
ある。図面で、l₁，l₂は電源線、２１，２２，……は
定電流源、１１，１２，……はヒユーズ、３１，
３２，……はパツド、４１，４２，……は出力
端、５１，５２，……はスイツチを構成する
MOSトランジスタ、CCT₁はスイツチ制御電圧を
出力する回路である。 Fig. 1 is a circuit diagram showing a conventional fuse circuit, Fig. 2 is a circuit diagram showing the basic form of the present invention, Fig. 3 is a circuit diagram showing a specific example of the present invention, and Fig. 4 is a circuit diagram showing the first and second fuse circuits.
FIG. 5 is a block diagram illustrating the control format of the circuit. FIG. 5 is a circuit diagram showing a specific example of the switch control section of FIG. 3. In the drawing, l ₁ and l ₂ are power lines, 21, 22, ... are constant current sources, 11, 12, ... are fuses, 31,
32,... are pads, 41, 42,... are output ends, and 51, 52,... are switches.
The MOS transistor, CCT ₁ , is a circuit that outputs a switch control voltage.

Claims

[Claims] 1. Between a pair of power lines, a plurality of circuits in which a constant current source and a fuse are connected in series are connected in parallel, and a pad and a fuse blowing voltage are applied to each of the plurality of series connection points. In a fuse circuit in which the output terminals are connected, MOS transistors constituting a switch are connected between the plurality of fuses and one of the power supply lines, and a voltage is applied to the gate of the transistor to turn the transistor on and off during the test. A fuse circuit characterized in that it is connected to a common pad. 2. The common pad is also connected to a circuit that outputs a voltage that turns on the MOS transistor that makes up the switch when the programmed fuse circuit is operating, and turns it off during standby. A fuse circuit according to claim 1, characterized in that: