JPH0247890B2 - Nitanshiinpiidansukairo - Google Patents
NitanshiinpiidansukairoInfo
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- JPH0247890B2 JPH0247890B2 JP4132783A JP4132783A JPH0247890B2 JP H0247890 B2 JPH0247890 B2 JP H0247890B2 JP 4132783 A JP4132783 A JP 4132783A JP 4132783 A JP4132783 A JP 4132783A JP H0247890 B2 JPH0247890 B2 JP H0247890B2
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- JP
- Japan
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- circuit
- analog
- digital
- terminals
- processing circuit
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- 238000006243 chemical reaction Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 13
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000011045 prefiltration Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデイジタル信号処理回路を利用して、
所望の二端子インピーダンスを発生させる回路の
改良に関する。特に、通信回線および回路網の終
端インピーダンスとして利用するに適する、プロ
グラマブル可変の二端子インピーダンス回路に関
するものである。
所望の二端子インピーダンスを発生させる回路の
改良に関する。特に、通信回線および回路網の終
端インピーダンスとして利用するに適する、プロ
グラマブル可変の二端子インピーダンス回路に関
するものである。
二端子に現れるアナログ信号をデイジタル信号
に変換して、このデイジタル信号をデイジタル信
号処理回路により所定の伝達関数で処理し、その
出力デイジタル信号をアナログ信号に変換して上
記二端子に帰還接続するように構成され、上記二
端子に現れるインピーダンスを利用する二端子イ
ンピーダンス回路が知られている。このような二
端子インピーダンス回路は、デイジタル信号処理
回路をデイジタル制御回路により制御することに
より、任意の可変二端子インピーダンスを発生さ
せることができるので、小形の集積回路に構成さ
れ、接続の状態に応じて特性インピーダンスが変
化する通信回線の終端回路として利用することが
試みられている。
に変換して、このデイジタル信号をデイジタル信
号処理回路により所定の伝達関数で処理し、その
出力デイジタル信号をアナログ信号に変換して上
記二端子に帰還接続するように構成され、上記二
端子に現れるインピーダンスを利用する二端子イ
ンピーダンス回路が知られている。このような二
端子インピーダンス回路は、デイジタル信号処理
回路をデイジタル制御回路により制御することに
より、任意の可変二端子インピーダンスを発生さ
せることができるので、小形の集積回路に構成さ
れ、接続の状態に応じて特性インピーダンスが変
化する通信回線の終端回路として利用することが
試みられている。
第１図はこのような従来例回路の構成図であ
る。２個の端子１および２は差動増幅回路３の入
力に接続され、この出力はアナログ・デイジタル
変換回路４に入力される。このアナログ・デイジ
タル変換回路４の出力は、デシメーシヨン・フイ
ルタ５を介してデイジタル信号処理回路６に与え
られ、所定の伝達関数に基づいて信号処理され
る。この出力デイジタル信号は、補間フイルタ７
を介してデイジタル・アナログ変換回路８に入力
されてアナログ信号に変換される。このアナログ
信号は出力増幅回路９により上記２個の端子１お
よび２に帰還接続される。
る。２個の端子１および２は差動増幅回路３の入
力に接続され、この出力はアナログ・デイジタル
変換回路４に入力される。このアナログ・デイジ
タル変換回路４の出力は、デシメーシヨン・フイ
ルタ５を介してデイジタル信号処理回路６に与え
られ、所定の伝達関数に基づいて信号処理され
る。この出力デイジタル信号は、補間フイルタ７
を介してデイジタル・アナログ変換回路８に入力
されてアナログ信号に変換される。このアナログ
信号は出力増幅回路９により上記２個の端子１お
よび２に帰還接続される。
このように構成された回路では、端子１および
２の間に現れる二端子インピーダンスＺは、デイ
ジタル信号処理回路６の伝達関数をＨとするとき
に、 Ｚ＝１／（Ａ・Ｈ・gm） …(1) ただし、 Ａは差動増幅回路３の増幅率、 gmは出力増幅回路９の変換コンダクタンス と表すことができる。
２の間に現れる二端子インピーダンスＺは、デイ
ジタル信号処理回路６の伝達関数をＨとするとき
に、 Ｚ＝１／（Ａ・Ｈ・gm） …(1) ただし、 Ａは差動増幅回路３の増幅率、 gmは出力増幅回路９の変換コンダクタンス と表すことができる。
いま、説明を簡単化するために、
Agm＝１
として、この回路により抵抗値Ｒ、容量Ｃの直列
インピーダンス回路を実現するには、伝達関数Ｈ
として、 Ｈ＝１／（Ｒ＋１／jωC） …(2) ただしωは角周波数 であればよい。しかし、実際の回路ではアナロ
グ・デイジタル変換回路４、デイジタル・アナロ
グ変換回路８をはじめ、フイルタおよびデイジタ
ル処理回路６には遅延時間があり、この遅延時間
をｔとすれば、伝達関数Ｈは、 Ｈ＝〔１／（Ｒ＋１／jωC）〕exp（jωt）…(3) となる。したがつて、二端子インピーダンスＺは Ｚ＝（Ｒ＋１／jωC）exp（−jωt） …(4) となる。この(4)式からわかるように、周波数が高
くなると、遅延時間ｔの影響が大きくなる。例え
ば、音声周波数帯域（300Hz〜3400Hz）で不整合
減衰量を20dB以上とろうとすれば、遅延時間ｔ
は9μSec以下でなければならない。したがつて、
各デイジタル回路が高速化および高度化するとと
もに、消費電力が大きくなる欠点がある。
インピーダンス回路を実現するには、伝達関数Ｈ
として、 Ｈ＝１／（Ｒ＋１／jωC） …(2) ただしωは角周波数 であればよい。しかし、実際の回路ではアナロ
グ・デイジタル変換回路４、デイジタル・アナロ
グ変換回路８をはじめ、フイルタおよびデイジタ
ル処理回路６には遅延時間があり、この遅延時間
をｔとすれば、伝達関数Ｈは、 Ｈ＝〔１／（Ｒ＋１／jωC）〕exp（jωt）…(3) となる。したがつて、二端子インピーダンスＺは Ｚ＝（Ｒ＋１／jωC）exp（−jωt） …(4) となる。この(4)式からわかるように、周波数が高
くなると、遅延時間ｔの影響が大きくなる。例え
ば、音声周波数帯域（300Hz〜3400Hz）で不整合
減衰量を20dB以上とろうとすれば、遅延時間ｔ
は9μSec以下でなければならない。したがつて、
各デイジタル回路が高速化および高度化するとと
もに、消費電力が大きくなる欠点がある。
なお、上記従来例の二端子インピーダンス回路
については、 〔文献〕Apfel他：Signal Processing Chips
Enrich Telephone Linecard Archtecture
ELECTRONICS May 1982、pp113〜118 に詳しい記載がある。
については、 〔文献〕Apfel他：Signal Processing Chips
Enrich Telephone Linecard Archtecture
ELECTRONICS May 1982、pp113〜118 に詳しい記載がある。
本発明はこれを改良するもので、デイジタル回
路を高速化高度化しなくとも、遅延時間の影響を
小さくすることができる二端子インピーダンスを
提供することを目的とする。
路を高速化高度化しなくとも、遅延時間の影響を
小さくすることができる二端子インピーダンスを
提供することを目的とする。
本発明は、デイジタル処理回路と並列にアナロ
グ処理回路を接続し、比較的低い周波数成分の信
号はデイジタル処理回路を通過させ、比較的高い
周波数成分の信号はアナログ処理回路を通過させ
ることにより、デイジタル処理回路による特徴を
生かしたまま、デイジタル回路の遅延時間による
影響を小さくすることを特徴とする。
グ処理回路を接続し、比較的低い周波数成分の信
号はデイジタル処理回路を通過させ、比較的高い
周波数成分の信号はアナログ処理回路を通過させ
ることにより、デイジタル処理回路による特徴を
生かしたまま、デイジタル回路の遅延時間による
影響を小さくすることを特徴とする。
第２図は本発明実施例回路の構成図である。２
個の端子１および２には差動増幅回路３の入力が
接続され、その出力はプレフイルタ１１を介し
て、アナログ・デイジタル変換回路４の入力に接
続される。このアナログ・デイジタル変換回路５
の出力は、デイジタル処理回路６に加え所定の伝
達関数により処理を実行する。その出力デイジタ
ル信号はデイジタル・アナログ変換回路７により
アナログ信号に変換して、ポストフイルタ１２を
介して出力増幅回路９から上記端子１および２に
帰還結合される。このプレフイルタ１１およびポ
ストフイルタ１２は低域濾波器で、アナログ・デ
イジタル変換回路５およびデイジタル・アナログ
変換回路７の入力出力雑音を除くためのものであ
る。
個の端子１および２には差動増幅回路３の入力が
接続され、その出力はプレフイルタ１１を介し
て、アナログ・デイジタル変換回路４の入力に接
続される。このアナログ・デイジタル変換回路５
の出力は、デイジタル処理回路６に加え所定の伝
達関数により処理を実行する。その出力デイジタ
ル信号はデイジタル・アナログ変換回路７により
アナログ信号に変換して、ポストフイルタ１２を
介して出力増幅回路９から上記端子１および２に
帰還結合される。このプレフイルタ１１およびポ
ストフイルタ１２は低域濾波器で、アナログ・デ
イジタル変換回路５およびデイジタル・アナログ
変換回路７の入力出力雑音を除くためのものであ
る。
ここで本発明の特徴とするところは、差動増幅
回路３の出力と出力増幅回路９の入力との間に、
アナログ処理回路１３を接続して二重のループを
形成したところにある。このアナログ処理回路１
３は所定の伝達関数によりアナログ信号で処理を
実行する回路であり、その一例を第３図および第
４図に示す。
回路３の出力と出力増幅回路９の入力との間に、
アナログ処理回路１３を接続して二重のループを
形成したところにある。このアナログ処理回路１
３は所定の伝達関数によりアナログ信号で処理を
実行する回路であり、その一例を第３図および第
４図に示す。
第３図に示す回路例は、２個の差動増幅回路１
５と１６が縦続接続された増幅回路であり、差動
増幅回路１５は帰還回路の抵抗値が切換回路１７
により切換えられるように構成され、利得可変の
増幅回路を構成する。差動増幅回路１６はバツフ
ア回路である。切換回路１７は外部から制御信号
により制御される。
５と１６が縦続接続された増幅回路であり、差動
増幅回路１５は帰還回路の抵抗値が切換回路１７
により切換えられるように構成され、利得可変の
増幅回路を構成する。差動増幅回路１６はバツフ
ア回路である。切換回路１７は外部から制御信号
により制御される。
第４図はアナログ処理回路１３の別の構成例を
示す図である。この例は入力端子INの信号が差
動増幅回路により増幅されて出力端子OUTに現
れるが、その増幅利得が外部から与えられる制御
入力端子Scの入力にしたがつて変化するように
構成されている。
示す図である。この例は入力端子INの信号が差
動増幅回路により増幅されて出力端子OUTに現
れるが、その増幅利得が外部から与えられる制御
入力端子Scの入力にしたがつて変化するように
構成されている。
第２図に戻つて、デイジタル処理回路６の伝達
関数を変更する制御信号およびアナログ処理回路
１３の伝達関数を変更する制御信号は、同一の信
号にすることが便利である。勿論これは別の信号
にすることもできる。
関数を変更する制御信号およびアナログ処理回路
１３の伝達関数を変更する制御信号は、同一の信
号にすることが便利である。勿論これは別の信号
にすることもできる。
このように構成された回路の二端子インピーダ
ンス回路としての動作を説明すると、端子１およ
び２の間に現れる二端子インピーダンスＺは、デ
イジタル処理回路６の伝達関数をHd、アナログ
処理回路１３の伝達関数をHaとするとき、 Ｚ＝１／〔Ａ・gm（Hd＋Ha）〕 …(5) ただし、 Ａは差動増幅回路３の増幅率、 gmは出力増幅回路９の変換コンダクタンス と表わされる。
ンス回路としての動作を説明すると、端子１およ
び２の間に現れる二端子インピーダンスＺは、デ
イジタル処理回路６の伝達関数をHd、アナログ
処理回路１３の伝達関数をHaとするとき、 Ｚ＝１／〔Ａ・gm（Hd＋Ha）〕 …(5) ただし、 Ａは差動増幅回路３の増幅率、 gmは出力増幅回路９の変換コンダクタンス と表わされる。
ここでデイジタル処理回路６の伝達関数Hdに
は前述のように遅延時間ｔがあり、 Hd＝〔１／（Ｒ＋１／jωC）〕exp（jωt）…(6) となるが、デイジタル処理回路６には比較的低い
周波数の成分の信号が通過するので、遅延時間の
影響は小さくなる。またアナログ処理回路１３で
は原則的にその振幅周波数特性に起因する遅延以
外の余剰位相推移あるいは余剰遅延はないので、
遅延時間の影響はほとんど無視することができる
ことになる。
は前述のように遅延時間ｔがあり、 Hd＝〔１／（Ｒ＋１／jωC）〕exp（jωt）…(6) となるが、デイジタル処理回路６には比較的低い
周波数の成分の信号が通過するので、遅延時間の
影響は小さくなる。またアナログ処理回路１３で
は原則的にその振幅周波数特性に起因する遅延以
外の余剰位相推移あるいは余剰遅延はないので、
遅延時間の影響はほとんど無視することができる
ことになる。
第５図は本発明実施例回路の二端子インピーダ
ンスを600Ωの音声周波数帯域の終端回路として
用いたときの不整合減衰量特性を示す図である。
この図は横軸にデイジタル処理回路６の遅延時間
ｔをとり、縦軸に不整合減衰量特性を示す図であ
る。実線は第２図に示す本発明実施例回路の特性
図、破線は第１図に示す従来例回路の特性図であ
る。従来例回路では高域周波数で不整合減衰量特
性が遅延時間の影響を大きく受けるが、本発明に
より遅延時間の影響が大幅に改善されることがわ
かる。
ンスを600Ωの音声周波数帯域の終端回路として
用いたときの不整合減衰量特性を示す図である。
この図は横軸にデイジタル処理回路６の遅延時間
ｔをとり、縦軸に不整合減衰量特性を示す図であ
る。実線は第２図に示す本発明実施例回路の特性
図、破線は第１図に示す従来例回路の特性図であ
る。従来例回路では高域周波数で不整合減衰量特
性が遅延時間の影響を大きく受けるが、本発明に
より遅延時間の影響が大幅に改善されることがわ
かる。
この結果から、音声周波数帯域で本発明による
二端子インピーダンス回路を設計する場合には、
不整合減衰量特性を20dB以上とるには、デイジ
タル回路の遅延時間は約130μSecまで許容できる
ことになる。これは、従来例回路が9μSecである
ことを必要としたものに比べて、集積回路の設計
が簡単化され、製品の価格は経済化される。
二端子インピーダンス回路を設計する場合には、
不整合減衰量特性を20dB以上とるには、デイジ
タル回路の遅延時間は約130μSecまで許容できる
ことになる。これは、従来例回路が9μSecである
ことを必要としたものに比べて、集積回路の設計
が簡単化され、製品の価格は経済化される。
第３図および第４図に示すものの他にも、アナ
ログ処理回路１３はさまざまに構成することがで
きる。第３図および第４図の例では、集積回路に
より構成することを配慮して、回路にコンデンサ
を含まない構成となつているが、信号伝送路に直
列にコンデンサを接続して、高域濾波特性を持た
せることもできる。また、増幅回路を含まない受
動回路で構成することがもきる。これらは、この
二端子インピーダンス回路の用途にしたがつて選
択されるべき性質のものである。
ログ処理回路１３はさまざまに構成することがで
きる。第３図および第４図の例では、集積回路に
より構成することを配慮して、回路にコンデンサ
を含まない構成となつているが、信号伝送路に直
列にコンデンサを接続して、高域濾波特性を持た
せることもできる。また、増幅回路を含まない受
動回路で構成することがもきる。これらは、この
二端子インピーダンス回路の用途にしたがつて選
択されるべき性質のものである。
第６図は本発明の応用例構成図である。この回
路は本発明の回路を一部変更して、二線四線変換
回路を構成するものである。端子１および２は二
線側の端子であり、端子２１および２２は四線側
の端子である。デイジタル処理回路６の両端に加
算回路２３および２４を設けて、反対方向に信号
を伝送するデイジタルフイルタ２５を挿入して、
四線側の信号の回り込みを打ち消すように構成さ
れている。加算回路２４の出力は帯域濾波器２６
を介して四線送信端子２１に接続され、四線受信
端子２２の信号は低域濾波器２７を介して、加算
回路２３の入力に接続される。
路は本発明の回路を一部変更して、二線四線変換
回路を構成するものである。端子１および２は二
線側の端子であり、端子２１および２２は四線側
の端子である。デイジタル処理回路６の両端に加
算回路２３および２４を設けて、反対方向に信号
を伝送するデイジタルフイルタ２５を挿入して、
四線側の信号の回り込みを打ち消すように構成さ
れている。加算回路２４の出力は帯域濾波器２６
を介して四線送信端子２１に接続され、四線受信
端子２２の信号は低域濾波器２７を介して、加算
回路２３の入力に接続される。
以上説明したように本発明によれば、デイジタ
ル処理回路でデイジタル信号の処理のために生じ
る遅延時間の影響は小さくなり、デイジタル処理
回路は比較的簡易な回路でよく、高速化高度化す
る必要がなくなる。本発明の回路は音声周波数帯
域の通信路に多種類の信号が伝送される方式で、
プログラマブル制御形の終端回路として極めて適
している。また、本発明の回路は集積回路により
実現するに適している。
ル処理回路でデイジタル信号の処理のために生じ
る遅延時間の影響は小さくなり、デイジタル処理
回路は比較的簡易な回路でよく、高速化高度化す
る必要がなくなる。本発明の回路は音声周波数帯
域の通信路に多種類の信号が伝送される方式で、
プログラマブル制御形の終端回路として極めて適
している。また、本発明の回路は集積回路により
実現するに適している。
第１図は従来例回路の構成図。第２図は本発明
実施例回路の構成図。第３図はアナログ処理回路
の構成例を示す図。第４図はアナログ処理回路の
別の構成例を示す図。第５図は遅延時間に対する
不整合減衰量特性図。実線は上記本発明実施例、
破線は上記従来例を比較例として示す。第６図は
本発明の回路を二線四線変換回路に変更した応用
例を示す図。 １，２……２個の端子、３……差動増幅回路、
４…アナログ・デイジタル変換回路、６……デイ
ジタル処理回路、７……デイジタル・アナログ変
換回路、９……出力増幅回路、１３……アナログ
処理回路。
実施例回路の構成図。第３図はアナログ処理回路
の構成例を示す図。第４図はアナログ処理回路の
別の構成例を示す図。第５図は遅延時間に対する
不整合減衰量特性図。実線は上記本発明実施例、
破線は上記従来例を比較例として示す。第６図は
本発明の回路を二線四線変換回路に変更した応用
例を示す図。 １，２……２個の端子、３……差動増幅回路、
４…アナログ・デイジタル変換回路、６……デイ
ジタル処理回路、７……デイジタル・アナログ変
換回路、９……出力増幅回路、１３……アナログ
処理回路。
Claims (1)
- 【特許請求の範囲】 １ ２個の端子と、 この２個の端子に現れるアナログ電圧をデイジ
タル信号に変換するアナログ・デイジタル変換回
路と、 このアナログ・デイジタル変換回路の出力デイ
ジタル信号を入力とし、デイジタル信号処理によ
り第一の伝達関数で変換したデイジタル信号を出
力するデイジタル信号処理回路と、 このデイジタル信号処理回路の出力デイジタル
信号をアナログ信号に変換するデイジタル・アナ
ログ変換回路と を備え、 このデイジタル・アナログ変換回路の出力を上
記２個の端子に帰還接続して上記２個の端子に現
れる二端子インピーダンスを利用するように構成
された二端子インピーダンス回路において、 上記２個の端子に現れるアナログ電圧を入力と
し、アナログ信号処理により第二の伝達関数で変
換したアナログ信号を出力するアナログ信号処理
回路を設け、 このアナログ信号処理回路の出力を上記デイジ
タル・アナログ変換回路の出力に重ねて上記２個
の端子に帰還接続するように構成され、 上記２個の端子間の信号のうち低い周波数成分
の信号は上記デイジタル信号処理回路を通過し、
高い周波数成分の信号は上記アナログ信号処理回
路を通過するように構成されたことを特徴とする
二端子インピーダンス回路。 ２ 第一の伝達関数が外部からの制御によりプロ
グラマブル可変に設定された特許請求の範囲第１
項に記載の二端子インピーダンス回路。 ３ 第二の伝達関数が外部からの制御によりプロ
グラマブル可変に設定された特許請求の範囲第１
項または第２項に記載の二端子インピーダンス回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132783A JPH0247890B2 (ja) | 1983-03-11 | 1983-03-11 | Nitanshiinpiidansukairo |
| DE3408384A DE3408384C2 (de) | 1983-03-11 | 1984-03-08 | Schaltkreis zur Nachbildung einer Impedanz |
| CA000449307A CA1233254A (en) | 1983-03-11 | 1984-03-09 | Two terminal impedance circuit |
| US06/588,179 US4633225A (en) | 1983-03-11 | 1984-03-12 | Impedance line matching device using feedback |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132783A JPH0247890B2 (ja) | 1983-03-11 | 1983-03-11 | Nitanshiinpiidansukairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59167109A JPS59167109A (ja) | 1984-09-20 |
| JPH0247890B2 true JPH0247890B2 (ja) | 1990-10-23 |
Family
ID=12605420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132783A Expired - Lifetime JPH0247890B2 (ja) | 1983-03-11 | 1983-03-11 | Nitanshiinpiidansukairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247890B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100544U (ja) * | 1990-02-02 | 1991-10-21 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084213B2 (ja) * | 1986-08-13 | 1996-01-17 | 株式会社東芝 | 非線形二端子回路 |
| US8525575B2 (en) * | 2010-11-12 | 2013-09-03 | Fairchild Semiconductor Corporation | Pass transistor capacitance and jitter reduction |
-
1983
- 1983-03-11 JP JP4132783A patent/JPH0247890B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100544U (ja) * | 1990-02-02 | 1991-10-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59167109A (ja) | 1984-09-20 |
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