JPH0245274B2 - - Google Patents
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- JPH0245274B2 JPH0245274B2 JP57156264A JP15626482A JPH0245274B2 JP H0245274 B2 JPH0245274 B2 JP H0245274B2 JP 57156264 A JP57156264 A JP 57156264A JP 15626482 A JP15626482 A JP 15626482A JP H0245274 B2 JPH0245274 B2 JP H0245274B2
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- refresh
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Description
【発明の詳細な説明】
この発明は、例えばダイナミツクRAM等で構
成されたダイナミツクメモリーに対するリフレツ
シユ動作とリード／ライト動作との競合制御を行
なうアクセス回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an access circuit that performs conflict control between a refresh operation and a read/write operation for a dynamic memory constituted by, for example, a dynamic RAM.
従来この種の装置として第１図に示すものがあ
つた。図において、１はダイナミツクメモリー５
に対してリード／ライト動作を行なうCPU部、
２はダイナミツクメモリー５内データを周期的に
リフレツシユ動作をさせるためのリフレツシユ信
号発生部、３はこれらリード／ライト動作および
リフレツシユ動作要求の競合を制御する競合制御
部、４は競合制御部３に対してそれぞれの動作要
求を検出するためのクロツクを発生するクロツク
発生部、５はCPU部１のメモリーとしてのダイ
ナミツクメモリー部である。 A conventional device of this type is shown in FIG. In the figure, 1 is the dynamic memory 5
CPU section that performs read/write operations for
2 is a refresh signal generator for periodically refreshing data in the dynamic memory 5; 3 is a contention control unit for controlling conflicts between these read/write operations and refresh operation requests; 4 is a contention control unit for the contention control unit 3; A clock generating section 5 generates a clock for detecting each operation request, and a dynamic memory section 5 serves as a memory of the CPU section 1.
次に、この第１図の動作を第２図のタイミング
チヤートを用いて説明する。ダイナミツクメモリ
ー部５に対する動作要求は、CPU部１によるリ
ード／ライト（Ｒ／Ｗ）動作要求と、リフレツシ
ユ信号発生部２によるリフレツシユ（REF）動
作要求（ダイナミツクメモリー５は周期的にリフ
レツシユ動作を実施しないと記憶されているデー
タが消失する）の二つがあり、それぞれは非同期
に発生する。今、時刻t1にてCPU部１からのＲ／
Ｗ動作要求が発生した場合（この時リフレツシユ
動作要求は発生していないとする）、その要求信
号（第２図ｂ）は、競合制御部３のＲ／Ｗ受付ゲ
ート３１を通して、Ｒ／Ｗフリツプフロツプ（以
下Ｒ／Ｗ FFと略す）３２の“Ｄ”端子に入り、
クロツク発生部４より出力されるクロツク信号
（第２図ａ）の立ち上がりタイミングt2に同期し
てＲ／Ｗ FF３２がセツトされ、その“１”端
子よりＲ／Ｗスタート信号（第２図ｃ）が出力さ
れる。なお、このＲ／Ｗ FF３２の“Ｏ”端子
の出力は、REF受付ゲート３３のゲート入力と
なつており、一旦Ｒ／Ｗ FF３２がセツトされ
ると、その後に発生するリフレツシユ動作要求は
このREF受付ゲート３３でゲート阻止され、
Ｒ／Ｗ FF３２がリセツトされるまで待たされ
る。Ｒ／Ｗ FF３２より出力されたＲ／Ｗスタ
ート信号は、ダイナミツクメモリー部５に入力さ
れ、ダイナミツクメモリー部５はこの信号を受け
て、リード／ライト動作を実行し、それが完了す
ると、その完了タイミングt3でＲ／Ｗエンド信号
（第２図ｄ）を発生して、Ｒ／Ｗ FF３２をリセ
ツトすると共に、CPU部１のリード／ライト動
作要求をリセツトする。この時、リフレツシユ動
作要求信号（第２図ｅ）が待たされている場合
は、Ｒ／Ｗ FF３２がリセツトされた直後のク
ロツク信号の立ち下がりタイミングt4に同期し
て、REF・FF３４がセツトされ、その“１”端
子よりREFスタート信号（第２図ｆ）が出力さ
れる。これによりダイナミツクメモリー部５のリ
フレツシユ動作がなされ、これが完了すると、そ
の完了時点t5にてREFエンド信号（第２図ｇ）が
REF・FF３４およびリフレツシユ信号発生部２
に出力され、それぞれリセツトされる。 Next, the operation shown in FIG. 1 will be explained using the timing chart shown in FIG. 2. Operation requests to the dynamic memory unit 5 include read/write (R/W) operation requests by the CPU unit 1 and refresh (REF) operation requests by the refresh signal generator 2 (the dynamic memory 5 periodically performs refresh operations). If you do not do this, the stored data will be lost), and each occurs asynchronously. Now, at time t 1 , the R/
When a W operation request is generated (assuming that no refresh operation request is generated at this time), the request signal (FIG. 2b) is sent to the R/W flip-flop through the R/W reception gate 31 of the contention control section 3. (hereinafter abbreviated as R/W FF) enters the “D” terminal of 32,
The R/W FF 32 is set in synchronization with the rising timing t2 of the clock signal (Fig. 2 a) output from the clock generator 4, and the R/W start signal (Fig. 2 c) is set from its "1" terminal. is output. Note that the output of the "O" terminal of this R/W FF 32 is the gate input of the REF reception gate 33, and once the R/W FF 32 is set, subsequent refresh operation requests are handled by this REF reception. Gate blocked at gate 33,
The operation is made to wait until the R/W FF32 is reset. The R/W start signal output from the R/W FF32 is input to the dynamic memory section 5, which receives this signal and executes the read/write operation. At completion timing t3 , an R/W end signal (FIG. 2d) is generated to reset the R/W FF 32 and the read/write operation request of the CPU section 1. At this time, if the refresh operation request signal (Fig. 2 e) is being waited for, the REF FF 34 is set in synchronization with the fall timing t4 of the clock signal immediately after the R/W FF 32 is reset. , the REF start signal (FIG. 2 f) is output from its "1" terminal. As a result, the dynamic memory section 5 is refreshed, and when this is completed, the REF end signal (Fig. 2g) is generated at the completion time t5 .
REF/FF34 and refresh signal generator 2
are output and reset respectively.
以下、同様の動作が繰り返えされる。 Thereafter, similar operations are repeated.
従来のダイナミツクメモリーへのアクセス回路
は以上のように構成されているので、CPU部よ
りのリード／ライト動作要求が発生しても、競合
制御部３により、最悪１クロツク期間（第２図の
場合Ta期間）待たされることになり、CPUの動
作スピードの低下を招くなどの欠点があつた。 Since the conventional dynamic memory access circuit is configured as described above, even if a read/write operation request is issued from the CPU section, the contention control section 3 will control the access circuit for one clock period in the worst case (as shown in Fig. 2). This has disadvantages such as having to wait (for Ta period) and slowing down the CPU's operating speed.
また、リフレツシユ動作においても、リード／
ライト動作時と同様に最悪１クロツク期間（第２
図の場合Tb期間）待たされることを余儀なくさ
れるという欠点があつた。 Also, in the refresh operation, read/
Same as write operation, the worst case is 1 clock period (2nd clock period).
In the case of the figure, there was a drawback of being forced to wait (Tb period).
この発明は上記のような従来のものの欠点を除
去するためになされたもので、CPU部よりのリ
ード／ライト動作要求が発生すると、待ち時間を
要することなくリアルタイムにて、リフレツシユ
動作との競合を制御することにより、CPUの動
作速度の高速化が図れるダイナミツクメモリーの
アクセス回路を提供することを目的としている。 This invention was made in order to eliminate the above-mentioned drawbacks of the conventional system. When a read/write operation request is generated from the CPU section, it is possible to eliminate conflicts with refresh operations in real time without requiring any waiting time. The objective is to provide a dynamic memory access circuit that can increase the operating speed of the CPU by controlling it.
以下、この発明の一実施例を図について説明す
る。第３図において、符号１，２，５は従来の第
１図のものと同一である。６はCPU部１から
Ｒ／Ｗ動作要求信号およびリフレツシユ信号発生
部１からのREF動作要求信号をリアルタイムで
競合制御する競合制御部（いわゆるメモリアクセ
ス部）でこの競合制御部６はＲ／ＷおよびREF
動作要求信号がそれぞれ入力されるインバータ６
１，６２と、この各インバータ６１，６２を介し
て接続されたＲ／ＷおよびREF受付ゲート６３，
６４と、この受付ゲート６３，６４出力がその
“Ｓ”“Ｒ”端子に入力されるセレクトFF６５と、
このセレクトFF６５の“０”“１”端子出力によ
りゲート制御されるＲ／ＷおよびREF出力ゲー
ト６６，６７およびこの両ゲート６６，６７によ
りゲートされるＲ／ＷおよびREF動作要求信号
を６１〜６５の回路動作時間遅延させる遅延回路
６８，６９により構成されている。 An embodiment of the present invention will be described below with reference to the drawings. In FIG. 3, numerals 1, 2, and 5 are the same as those in the conventional FIG. 1. Reference numeral 6 denotes a contention control unit (so-called memory access unit) that performs contention control on the R/W operation request signal from the CPU unit 1 and the REF operation request signal from the refresh signal generation unit 1 in real time. REF
Inverter 6 to which each operation request signal is input
1, 62, and R/W and REF reception gates 63, which are connected via the respective inverters 61, 62.
64, a select FF 65 to which the outputs of the reception gates 63 and 64 are input to its "S" and "R" terminals,
The R/W and REF output gates 66 and 67 gate-controlled by the "0" and "1" terminal outputs of the select FF 65 and the R/W and REF operation request signals gated by both gates 66 and 67 are sent to 61 to 65. It is composed of delay circuits 68 and 69 that delay the circuit operation time.
なお、NANDゲートで構成されたＲ／Ｗ受付
ゲート６３およびREF受付ゲート６４は実質的
にＲ−Ｓフリツプフロツプ機能を有しており、ま
たセレクトFF６５もその“Ｄ”“Ｔ”端子が接地
されているので、これも実質的にはＲ−Ｓフリツ
プフロツプである。 Note that the R/W reception gate 63 and the REF reception gate 64, which are composed of NAND gates, essentially have an R-S flip-flop function, and the select FF 65 also has its "D" and "T" terminals grounded. Therefore, this is also essentially an R-S flip-flop.
次に、この第３図の動作を第４図のタイムチヤ
ート図を用いて説明する。 Next, the operation shown in FIG. 3 will be explained using the time chart shown in FIG.
従来と同様、ダイナミツクメモリー部５に対す
る動作要求は、CPU部１によるリード／ライト
動作要求と、リフレツシユ信号発生部２によるリ
フレツシユ動作要求の二つがあり、それぞれは非
同期に発生する。 As in the prior art, there are two types of operation requests to the dynamic memory section 5: a read/write operation request from the CPU section 1 and a refresh operation request from the refresh signal generation section 2, and each is generated asynchronously.
今、時刻t1にてCPU部１からＲ／Ｗ動作要求が
発生した場合（この時リフレツシユ動作要求は発
生していないとする）、その要求信号（第４図ｅ）
は、リアルタイム競合制御部６のインバータ６１
を介しＲ／Ｗ受付ゲート６３に入力され、その出
力はREF受付ゲート６４を通してセレクトFF６
５の“Ｒ”端子へ“Ｌ”レベルとなつて入力され
る（第４図ｂ）。なお、この時、“Ｓ”端子は
“Ｈ”レベルとなる（第４図ａ）。これによりセレ
クトFF６５はリセツトされ、Ｒ／Ｗ出力ゲート
６６をアクテイブにして、リード／ライト動作要
求信号が、ダイナミツクメモリー５にゲート入力
される。この状態において、時刻t2において、
REF動作要求信号（第４図ｈ）が発生すると、
この要求信号はREF受付ゲート６４を通してセ
レクトFF６５の“Ｒ”端子を“Ｌ”レベルから
“Ｈ”レベルに変化させる。しかし、この場合
“Ｓ”端子はリード／ライト動作要求が続いてい
るため、“Ｈ”レベルを保持しているので、セレ
クトFF６５はt2以前のリセツト状態を保持した
ままとなり、リフレツシユ動作要求は待たされ
る。 Now, if an R/W operation request is generated from the CPU section 1 at time t1 (assuming that no refresh operation request is generated at this time), the request signal (Fig. 4e)
is the inverter 61 of the real-time contention control unit 6
is input to the R/W reception gate 63 through the REF reception gate 64, and its output is input to the select FF6 through the REF reception gate 64.
The signal is input to the "R" terminal of No. 5 at "L" level (FIG. 4b). At this time, the "S" terminal becomes "H" level (FIG. 4a). This resets the select FF 65, activates the R/W output gate 66, and inputs the read/write operation request signal to the dynamic memory 5. In this state, at time t 2 ,
When the REF operation request signal (Fig. 4h) is generated,
This request signal passes through the REF reception gate 64 and changes the "R" terminal of the select FF 65 from the "L" level to the "H" level. However, in this case, the "S" terminal holds the "H" level because the read/write operation request continues, so the select FF 65 remains in the reset state before t2 , and the refresh operation request is no longer required. made to wait.
ダイナミツクメモリー部５はＲ／Ｗ出力ゲート
６６からゲート出力されるリード／ライト動作要
求信号を受けて、その動作を実行し、完了する
と、その完了タイミングt3でＲ／Ｗエンド信号
（第４図ｇ）を発生して、CPU部１のリード／ラ
イト動作要求をリセツトする。 The dynamic memory section 5 receives the read/write operation request signal gate output from the R/W output gate 66, executes the operation, and when the operation is completed, outputs the R/W end signal ( fourth g) is generated to reset the read/write operation request of the CPU section 1.
次に、このリード／ライト動作要求がリセツト
された時点t3で時刻t2より待たされているREF動
作要求信号はREF受付ゲート６４、Ｒ／Ｗ受付
ゲート６３を通してセレクトFF６５に入力され、
その“Ｓ”端子を“Ｌ”レベルとする。これによ
りセレクトFF６５がセツトされ、REF・出力ゲ
ート６７がアクテイブになり、ダイナミツクメモ
リー部５に対して、REFスタート信号（第４図
ｉ）を発生する。 Next, at time t 3 when this read/write operation request is reset, the REF operation request signal that has been awaited since time t 2 is input to the select FF 65 through the REF reception gate 64 and the R/W reception gate 63.
The "S" terminal is set to "L" level. As a result, the select FF 65 is set, the REF/output gate 67 becomes active, and a REF start signal (FIG. 4i) is generated to the dynamic memory section 5.
このREFスタート信号によりダイナミツクメ
モリー部５のリフレツシユ動作が実行され、それ
が完了すると（t4時点）、REFエンド信号（第４
図ｊ）をリフレツシユ信号発生部２に出力し、そ
のREF動作要求信号をリセツトする。以下、同
様の動作が繰り返えされ、Ｒ／ＷおよびREF動
作要求の競合制御が行なわれる。 This REF start signal executes the refresh operation of the dynamic memory section 5, and when it is completed (at time t4 ), the REF end signal (the fourth
j) is output to the refresh signal generating section 2, and the REF operation request signal is reset. Thereafter, similar operations are repeated to control competition between R/W and REF operation requests.
以上のように、この発明によれば、その論理動
作にクロツクを要しないＲ−Ｓフリツプフロツプ
を用いてリード／ライトおよびリフレツシユ動作
要求の競合制御をリアルタイムにて実行するよう
にしたので、CPUの生命とも云える動作スピー
ドの高速化が得られる効果がある。 As described above, according to the present invention, conflicting control of read/write and refresh operation requests is executed in real time using an R-S flip-flop that does not require a clock for its logic operation, so that the CPU life is reduced. This has the effect of increasing the operating speed.
第１図は従来のダイナミツクメモリのアクセス
回路図、第２図は第１図の動作を説明するタイミ
ングチヤート図、第３図はこの発明の一実施例に
よるダイナミツクメモリのアクセス回路図、第４
図は第３図の動作を説明するためのタイミングチ
ヤート図である。
１……CPU部、２……リフレツシユ信号発生
部、３……競合制御部、４……クロツク発生部、
５……ダイナミツクメモリ部、６……競合制御
部、なお、図中同一符号は同一または相当部分を
示す。
FIG. 1 is an access circuit diagram of a conventional dynamic memory, FIG. 2 is a timing chart explaining the operation of FIG. 1, and FIG. 3 is an access circuit diagram of a dynamic memory according to an embodiment of the present invention. 4
This figure is a timing chart for explaining the operation of FIG. 3. 1...CPU section, 2...Refresh signal generation section, 3...Conflict control section, 4...Clock generation section,
5...Dynamic memory section, 6...Conflict control section. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
作要求とリフレツシユ動作要求の競合を制御する
アクセス回路において、第１および第２のＲ−Ｓ
フリツプフロツプを縦続接続し、上記第１のＲ−
ＳフリツプフロツプのＲ、Ｓ端子にそれぞれイン
バータを介して該Ｒ、Ｓ端子の一方に上記リー
ド／ライト動作要求信号、リフレツシユ動作要求
信号のいずれか一方をまた上記Ｒ、Ｓ端子の他方
に上記両信号の他方をそれぞれ入力すると共に、
上記第２のＲ−ＳフリツプフロツプのＱ出力で上
記両動作要求信号の他方側を同出力で上記両動
作要求信号の一方側をそれぞれゲート出力し、こ
の各ゲート出力を上記ダイナミツクメモリーのリ
ード／ライト信号およびリフレツシユ信号として
用いることを特徴とするダイナミツクメモリーの
アクセス回路。1 In an access circuit that controls conflict between read/write operation requests and refresh operation requests to dynamic memory, the first and second R-S
Flip-flops are connected in cascade, and the first R-
Either the read/write operation request signal or the refresh operation request signal is applied to one of the R and S terminals of the S flip-flop via an inverter, and both signals are applied to the other of the R and S terminals of the S flip-flop. Input the other side of each, and
The Q output of the second R-S flip-flop outputs the other side of the above two operation request signals, and one side of the above two operation request signals is outputted as a gate, and each gate output is used as the read/output signal of the dynamic memory. A dynamic memory access circuit characterized in that it is used as a write signal and a refresh signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156264A JPS5945691A (en) | 1982-09-06 | 1982-09-06 | Access circuit of dynamic memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156264A JPS5945691A (en) | 1982-09-06 | 1982-09-06 | Access circuit of dynamic memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945691A JPS5945691A (en) | 1984-03-14 |
| JPH0245274B2 true JPH0245274B2 (en) | 1990-10-08 |
Family
ID=15624000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156264A Granted JPS5945691A (en) | 1982-09-06 | 1982-09-06 | Access circuit of dynamic memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945691A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809169A (en) * | 1986-04-23 | 1989-02-28 | Advanced Micro Devices, Inc. | Parallel, multiple coprocessor computer architecture having plural execution modes |
| JP2911002B2 (en) * | 1988-09-20 | 1999-06-23 | ローム 株式会社 | Memory access circuit |
| JP3155545B2 (en) * | 1990-09-07 | 2001-04-09 | シャープ株式会社 | Memory refresh control circuit |
-
1982
- 1982-09-06 JP JP57156264A patent/JPS5945691A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5945691A (en) | 1984-03-14 |
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