JPH0240737A - 使用率表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は使用率表示回路、特に情報処理装置を構成する
複数の装置のそれぞれの一定時間ごとの使用率を遠隔地
において表示す使用率表示回路に関する。

〔従来の技術〕

従来、この種の使用率表示回路は、情報処理装置を構成
する複数の装置のそれぞれから使用状態を示す信号線を
遠隔地の表示位置まで引き１表示位置で使用率を計算し
て表示するか、情報処理装置を構成する複数の装置を選
択する選択信号発生回路を表示位置に設け１選択信号を
情報処理装置に送って情報処理装置に設けた選択スイッ
チを動作させ１時間別に１本の信号線を介して装置ごと
の使用状態を送らせ１表示位置で使用率を計算して表示
するようにしている。

〔発明が解決しようとする課題〕

上述した従来の使用率表示回路は、前者の方法のもので
は表示したい装置の本数の信号線を情報処理装置と表示
位置との間に設けなければならない０例えばＣＰＵが２
台、入出力装置が４台、チャネル装置が１２８台の使用
率を表示するためには１３４本の信号線が必要になる。

また後者の方法のものでは信号線の本数は前者の方法よ
シ少なくて済むが、−度に表示したい装置の数に制限さ
れる０例えば上記と同じ装置に対してＣＰＵ、入出力装
置、チャネル装置に各１本の使用状態信号線と、ＣＰＵ
Ｋ１本、入出力装置に２本、チャネル装置に７本の選択
信号線を設けた場合は計１３本の信号線で済むが、同種
別の装置の使用率は同時には表示できないと云う欠点が
ある。

〔課題を解決するための手段〕

本発明の使用率表示回路は、情報処理装置を構成する複
数の装置のそれぞれの使用率を遠隔地において表示する
使用率表示回路において、前記複数の装置のそれぞれの
使用状態を示す２値信号を一定周期でロードしてシフト
アウトするパラレルインシリアルアウトレジスタと、こ
のシリアルインパラレルアウトレジスタのロードタイミ
ングとシフトアウトタイミングとを発生する制御回路と
、前記パラレルインシリアルアウトレジスタからシフト
アウトされた信号を伝送路に送出するドライバ回路とを
有する送信部と、前記伝送路に送出された信号を受信す
るレシーバ回路と、このレシーバ回路で受信したシリア
ル信号をパラレル信号に変換し受信ととに割込み信号を
出力するシリアルパラレル変換回路と、前記割込み信号
を受けて前記パラレル信号に変換された信号を取込み一
定時間内の使用状態を示す信号を計数するマイクロプロ
セッサと、このマイクロプロセッサが計数した計数値を
受けて使用率を表示する表示装置とを有スル受信部とか
ら構成されることによシ構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図で、情報処理装
置の使用率を表示したい装置が、２台のＣＰＵと４台の
入出力装置とである場合を示している。本実施例は送信
部５と受信部１１とから構成され、送信部５はシフトレ
ジスタ６、制御回路７、ドライバ回路８から構成される
。情報処理装置１のＣＰＵ２１および２２、入出力装置
３１〜３４から出力される使用状態を伝える信号線４１
〜４６がシフトレジスタ６のパラレル入力端子に接続さ
れ、制御回路７から発生するロード信号９によル、使用
状態がシフトレジスタ６にロードされる。仁のとき同じ
タイミングで、シフトレジスタ６の先頭ビットにはスタ
ートビットとして論理値１０＃がロードされる。制御回
路７はロード信号９に引続いてシフト信号１０に８個の
パルスを出力する。そこでシフトレジスタ６の内容ハシ
フト信号１０に同期して、ドライバ８を介して伝送路２
０に出力される゛。制御回路７はロード信号およびシフ
ト信号を一定の周期で繰シ返し出力する動作を行なう。

第２図はロード信号９．シフト信号１０およびシフトレ
ジスタ６の出力信号のタイミング図で。

１ｍｓ周期で出力されるロード信号に続いてｌＯμＳ周
期で８個のシフト信号が出力され、このシフト信号に同
期して６ビツトの使用状態を示す信号が出力されること
を示している。

受信部１１はレシーバ回路１２．シリアルパラレル変換
回路１３．マイクロプロセッサ１４゜几０Ｍ１５．几Ａ
Ｍ１６．表示回路１７から構成される。送信部５から伝
送路２０を介して送信された信号は、レシーバ回路１２
を介してシリアルパラレル変換回路１３に入力される。

シリアルパラレル変換回路１３はスタートビット＠Ｏｍ
を契機にシリアルパラレル変換を開始し、６ビツトの信
号を受信するとマイクロプロセッサ１４に対して割込線
１８を介して割込み信号を発生させる。

シリアルパラレル変換回路１３は調歩同期通信で一般的
に使用されている受信変換回路である。割込み信号が発
生すると、マイクロプロセッサ１４はＲＯＭ１５に格納
されているプログラムによシ。

シリアルパラレル変換回路１３からパス１９を介して受
信データを引取、９．ＲＡＭ１ｓに格納する。

ＲＡＭｔｓには現時刻から過去一定時間前までの受信デ
ータが格納されてお９１割込み発生ごとに最も旧い受信
データが廃棄され新しい受信データが格納される。マイ
クロプロセッサ１４は割込み動作とは独立に、ＲＯＭ１
５に格納されているプログラムにより、ＲＡＭ１６に格
納されている受信データから各装置の使用状態を計数し
、この値を比率の形で表示制御回路１７を介してＣＲＴ
１８に表示させる０本実施例では表示手段をＣ几Ｔとし
たが、ＬＥＤ、液晶などの表示手段でもよい。

〔発明の効果〕

以上説明したように本発明は、使用状態を示す信号を送
信部にてサンプルし、シリアル信号に変換することによ
り、１本の信号線で使用状態を遠地の受信部に伝達して
送信信°号の同期をとることによシ多数の装置の使用率
を表示させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の主要部における信号のタイミング図である。 １・・・情報処理装置、５・・・送信部、６・・・シフ
トレジスタ、７・・・制御回路、８・・・ドライバ回路
、９・・・ロード信号、１０・・・シフト信号、１１・
・・受信部、１２・・・レシーバ回路、１３・・・シリ
アルパラレル変換回路％　１４・・・マイクロプロセッ
サ％　１５・・・ＲＯＭ。 １６・・・几ＡＭ、１７・・・表示制御回路％　１８・
・・Ｃ几Ｉｌｌ、２１　、２２・・・ＣＰＵ、３１〜３
４・・・入出力装置。 代理人　弁理士　　内　原　　　晋 男　１　図

Claims (1)

【特許請求の範囲】
1. 　情報処理装置を構成する複数の装置のそれぞれの使用
   率を遠隔地において表示する使用率表示回路において、
   前記複数の装置のそれぞれの使用状態を示す２値信号を
   一定周期でロードしてシフトアウトするパラレルインシ
   リアルアウトレジスタと、このシリアルインパラレルア
   ウトレジスタのロードタイミングとシフトアウトタイミ
   ングとを発生する制御回路と、前記パラレルインシリア
   ルアウトレジスタからシフトアウトされた信号を伝送路
   に送出するドライバ回路とを有する送信部と、前記伝送
   路に送出された信号を受信するレシーバ回路と、このレ
   シーバ回路で受信したシリアル信号をパラレル信号に変
   換し受信ごとに割込み信号を出力するシリアルパラレル
   変換回路と、前記割込み信号を受けて前記パラレル信号
   に変換された信号を取込み一定時間内の使用状態を示す
   信号を計数するマイクロプロセッサと、このマイクロプ
   ロセッサが計数した計数値を受けて使用率を表示する表
   示装置とを有する受信部とから構成されることを特徴と
   する使用率表示回路。