JPH024070A - System for controlling communication data destination - Google Patents
System for controlling communication data destinationInfo
- Publication number
- JPH024070A JPH024070A JP63151257A JP15125788A JPH024070A JP H024070 A JPH024070 A JP H024070A JP 63151257 A JP63151257 A JP 63151257A JP 15125788 A JP15125788 A JP 15125788A JP H024070 A JPH024070 A JP H024070A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control
- destination
- time slot
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004891 communication Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 3
- KZFMOINJHMONLW-FOCLMDBBSA-N (2e)-4,7-dichloro-2-(4,7-dichloro-3-oxo-1-benzothiophen-2-ylidene)-1-benzothiophen-3-one Chemical compound S\1C(C(=CC=C2Cl)Cl)=C2C(=O)C/1=C1/C(=O)C(C(Cl)=CC=C2Cl)=C2S1 KZFMOINJHMONLW-FOCLMDBBSA-N 0.000 description 2
- BWBONKHPVHMQHE-UHFFFAOYSA-N tiocarlide Chemical compound C1=CC(OCCC(C)C)=CC=C1NC(=S)NC1=CC=C(OCCC(C)C)C=C1 BWBONKHPVHMQHE-UHFFFAOYSA-N 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
通信データの行先を制御する方式に関し、正確なタイミ
ングで行先制御すると共に、各入力信号のタイムスロッ
ト毎のデータについても行先制御をすることを可能にす
ることを目的とし、各フレーム内のタイムスロットに割
り当てられたデータを有する入力データ信号を、行先制
御データに基いてセレクタを介して行先制御する通信デ
ータ行先制御方式であって、各タイムスロット毎の行先
制御データを保持するバッファレジスタユニットと、該
バッファレジスタユニットに保持された全タイムスロッ
トの行先制御データをデータ書込信号に基いて同時的に
保持する制御レジスタユニットと、前記入力データ信号
のフレームおよび前記タイムスロットに同期した制御デ
ータ出力信号を出力するタイミング制御回路とを有し、
前記制御レジスタユニットで保持された行先制御データ
が該タイミング制御回路からのタイムスロットに同期し
た制御データ出力信号に応答して前記セレクタに印加さ
れ、前記入力データ信号内の各タイムスロットのデータ
が前記セレクタに印加された前記制御レジスタユニット
で保持された行先制御データに基いて行先制御されるよ
うに構成する。[Detailed Description of the Invention] [Summary] Regarding a method for controlling the destination of communication data, it is possible to control the destination with accurate timing and also to control the destination of data for each time slot of each input signal. This is a communication data destination control method that controls the destination of an input data signal having data assigned to a time slot in each frame via a selector based on destination control data. a buffer register unit that holds destination control data; a control register unit that simultaneously holds destination control data of all time slots held in the buffer register unit based on a data write signal; and a frame of the input data signal. and a timing control circuit that outputs a control data output signal synchronized with the time slot,
Destination control data held in the control register unit is applied to the selector in response to a control data output signal synchronized with a time slot from the timing control circuit, and the data of each time slot in the input data signal is applied to the The destination is controlled based on destination control data held in the control register unit applied to the selector.
本発明は、通信システムにおける通信データの行先制御
方式に関するものであり、特に、各タイムスロット毎の
データを正確なタイミングで行先制御する通信データ行
先制御方式に関する。The present invention relates to a communication data destination control method in a communication system, and particularly to a communication data destination control method for controlling the destination of data for each time slot at accurate timing.
本発明の通信データ行先制御方式は、広帯域l5DN等
の高速データ伝送を行う通信システムにおける行先制御
に好適に用いられる。The communication data destination control method of the present invention is suitably used for destination control in a communication system that performs high-speed data transmission, such as broadband 15DN.
第8図に通信制御装置内において2種の入力信号D T
r + 、D T r 2をセレクタ1を介して行先
制御する回路を示す。入力信号DTr+ 、D’rr□
はそれぞれ、第9図(a) (b)に図示の如く、各フ
レームごと3タイムスロツトにデータが設定されている
。Figure 8 shows two types of input signals D T in the communication control device.
A circuit for controlling the destination of r + and D T r 2 via a selector 1 is shown. Input signal DTr+, D'rr□
As shown in FIGS. 9(a) and 9(b), data is set in three time slots for each frame.
第8図の回路は、第9図(C) ((])に図示の如く
、フレーム毎、行先出力データDTOUTとして、第2
の入力信号、第1の入力信号、第2の入力信号がそれぞ
れ出力されるように、行先制御データD A TCTI
、 D A TCT2をそれぞれ一旦記憶し、その8力
をセレクタ1に出力するレジスタ31’ 、 32’か
ら成る制御レジスタユニット3′が設けられている。The circuit of FIG. 8 outputs the second output data as the destination output data DTOUT for each frame, as shown in FIG.
Destination control data D A TCTI so that the input signal, the first input signal, and the second input signal of
, DATCT2, and outputs the 8 outputs to the selector 1.
これにより、行先制御データDATCTI。This causes the destination control data DATCTI.
D A TCT2に基いて出力データDTOLITがセ
レクタ1から出力される。Output data DTOLIT is output from selector 1 based on D A TCT2.
行先制御データD A TCTI、 D A TCT□
の出力を各フレーム内のタイムスロット毎に行えば、各
タイムスロット毎に入力信号を行先制御することができ
る。Destination control data D A TCTI, D A TCT□
If the output is performed for each time slot in each frame, the destination of the input signal can be controlled for each time slot.
行先制御データの制御レジスタユニットへの書込は、通
常、通信制御装置内のコンピュータがデータの発信元と
発信先(送信先)とを検出して行っており、書込と書込
との間は他の制御処理を行なっている。Destination control data is normally written to the control register unit by a computer in the communication control device that detects the source and destination (destination) of the data. is performing other control processing.
この場合、行先制御データの書込みおよび制御レジスタ
ユニットからの出力タイミングと、セレクタ1への入力
信号の印加タイミングにタイミング差が生じると、第9
図(C) (d)に図示の如く、フレーム1において第
2の入力信号、2+1’ 212213、フレーム2に
おいて第1の入力信号22.。In this case, if a timing difference occurs between the writing of destination control data and the output timing from the control register unit and the timing of applying the input signal to selector 1,
As shown in Figure (C) (d), in frame 1, the second input signal, 2+1' 212213, in frame 2, the first input signal 22. .
22□、2□3、フレーム3において第2の入力信号2
3+’ 232’ 23’3が出力されるべきであるが
、実際は、フレーム1において111 ’ 212 ’
2 +3、フレーム2において2゜、・1゜2112
3、フレーム3において13□、13□、233が出力
されるようになる。22□, 2□3, second input signal 2 in frame 3
3+'232'23'3 should be output, but in reality, in frame 1, 111'212'
2 +3, 2° at frame 2, ・1°2112
3. In frame 3, 13□, 13□, and 233 are output.
特に、広帯域l5DNなどのように入力信号が高速にな
ると、行先制御データの書込みおよび出力タイミングと
入力信号の印加タイミング、すなわち入力信号の各フレ
ーム信号の印加タイミングとのタイミング差が大きくな
り、正確な行先制御ができなくなるという問題がある。In particular, when the input signal becomes high-speed, such as in a wideband 15DN, the timing difference between the write and output timing of destination control data and the application timing of the input signal, that is, the application timing of each frame signal of the input signal, becomes large. There is a problem that the destination cannot be controlled.
また広帯域l5ONなどにおいては、フレーム内の各ス
ロットデータについても行先制御することが要望されて
いるが、この場合、上記タイミング差があってはならず
、第8図の回路ではか\る要望を実現することはできな
い。In addition, in wideband 15ON, etc., it is desired to control the destination of each slot data within a frame, but in this case, the above timing difference must not exist, and the circuit shown in Fig. 8 does not meet this demand. It cannot be realized.
以上の問題に鑑み、本発明は、フレーム毎は勿論、各タ
イムスロット毎のデータについても正確に行先制御が可
能な通信データ行先制御方式を実現することを目的とす
る。In view of the above problems, it is an object of the present invention to realize a communication data destination control method that can accurately control the destination of data not only for each frame but also for each time slot.
本発明の通信データ行先制御方式は、第1図にその原理
ブロック図を示すように、入力データ信号DT、1〜D
T、r−を行先制御するために選択出力するセレクタ1
と、各タイムスロット毎の行先制御データDATCNT
を一旦保持するバッファレジスタユニット4と、該バッ
ファレジスタユニットに保持された行先制御データDA
TC)1丁をデータ書込信号DATwiにもとづいて同
時的に保持する制御レジスフユニット3を有する。更に
本発明の通信データ行先制御方式は、入力データ信号の
タイムスロットに同期した制御データ出力信号CD0U
Tを制御レジスタユニット3に出力し、制御レジスタユ
ニット3からセレクタ1にタイムスロットに同期して対
応するタイムスロットの行先制御データを印加するよう
にした、タイミング制御回路2を有する。As shown in the principle block diagram of the communication data destination control method of the present invention in FIG.
Selector 1 for selectively outputting T, r- to control destination
and destination control data DATCNT for each time slot.
a buffer register unit 4 that temporarily holds the destination control data DA held in the buffer register unit;
TC) has a control register unit 3 that holds one TC simultaneously based on a data write signal DATwi. Furthermore, the communication data destination control method of the present invention provides a control data output signal CD0U synchronized with the time slot of the input data signal.
The timing control circuit 2 is configured to output T to a control register unit 3 and apply destination control data of a corresponding time slot from the control register unit 3 to the selector 1 in synchronization with the time slot.
第1図は一般的に、m系列の入力データ信号D T I
I〜D T I−がセレクタ1に入力され、n系列の
出力データ信号DTo+〜D T、、、として行先制御
する場合について示している。第1図の回路は、例えば
、1系列の入力データD T r +から複数系列の出
力データ信号DToI−DT。、、として行先制御する
場合、逆に、複数系列の入力データD T I+〜D
T +−から1系列の出力データ信号DT。、として行
先制御する場合、および、これらの間の任意の組合せに
ついて適用可能である。FIG. 1 generally shows m series of input data signals D T I
A case is shown in which data I to D T I- are input to the selector 1 and the destination is controlled as n series of output data signals DTo+ to D T , . The circuit of FIG. 1, for example, outputs multiple series of output data signals DToI-DT from one series of input data D T r +. , , when controlling the destination, conversely, multiple series of input data D T I+~D
One series of output data signals DT from T+-. , and any combination thereof.
第2図(a)〜(f)を参照して、フレームごとのデー
タについて行先制御する場合について述べる。With reference to FIGS. 2(a) to 2(f), a case will be described in which the destination of data for each frame is controlled.
尚、説明を簡単にするため、セレクタ1に2系列の入力
データ信号DT++ 5DT+□が入力され、それぞれ
が各フレーム内に3スロツトのデータを有しており、行
先制御される出力データDToutが1系列である場合
について述べる。In order to simplify the explanation, two series of input data signals DT++ 5DT+□ are input to the selector 1, each having 3 slots of data in each frame, and the output data DTout whose destination is controlled is 1. Let's discuss the case where it is a series.
行先制御データDATcNt (第2図(C))がバ
ッファレジスタユニット4に印加されて、保持される。Destination control data DATcNt (FIG. 2(C)) is applied to the buffer register unit 4 and held there.
行先制御データDATCMTは各タイムスロット毎の行
先制御を指示するため、3種のデータから成るが、それ
ぞれ第2の入力データ信号の各タイムスロットを示す、
20.2□、23のデータである。行先制御データDA
TC)ITは、第2図(C)に実線で図示の如く、間欠
的にバッファレジスタユニット4に印加されてもよく、
破線で図示の如く連続的にバッファレジスタユニット4
に印加されてもよい。バッファレジスタユニット4内に
一旦保持された行先制御データDATcNyは、行先制
御データDATCNTの最後のものがバッファレジスタ
ユニット4に保持された後出力されるデータ書込信号D
ATWRにより一括して制御レジスタユニット3に書込
れる(第2図(d))。一方、タイミング制御回路2は
フレーム信号FLMに基いてフレーム内のタイムスロッ
トに同期した制御データ出力信号CD0UTを制御レジ
スタユニット3に印加しく第2図(e))、制御レジス
タユニット3に書込れた行先制御データDATCNTを
タイムスロットに対応させて順次セレクタ1に出力させ
る。Destination control data DATCMT instructs destination control for each time slot and is composed of three types of data, each of which indicates each time slot of the second input data signal.
20.2□, 23 data. Destination control data DA
TC)IT may be intermittently applied to the buffer register unit 4 as shown by the solid line in FIG. 2(C),
The buffer register unit 4 is connected continuously as shown by the broken line.
may be applied. The destination control data DATcNy once held in the buffer register unit 4 is the data write signal D that is output after the last one of the destination control data DATCNT is held in the buffer register unit 4.
The data are written in the control register unit 3 all at once by the ATWR (FIG. 2(d)). On the other hand, the timing control circuit 2 applies a control data output signal CD0UT synchronized with the time slot within the frame to the control register unit 3 based on the frame signal FLM (FIG. 2(e)), and writes the control data output signal CD0UT to the control register unit 3. The selected destination control data DATCNT is sequentially outputted to the selector 1 in correspondence with the time slots.
タイミング制御回路2からはタイムスロットに同期した
制御データ出力信号CD0UTが順次制御レジスタユニ
ット3に出力されているが(第2図(e))、第2図(
e)の第7番目以降の制御データ出力信号は第2図(C
)に図示の如く設定された行先制御データDATC)I
Tを順次、セレクタ1に出力させる。これにより、第2
図(e)の第7番目以降の制御データ出力信号のタイミ
ング且つその時出力される行先制御データDATCII
の値に応じてセレクタ1に印加された入力データ信号D
Tr+。A control data output signal CD0UT synchronized with the time slot is sequentially output from the timing control circuit 2 to the control register unit 3 (FIG. 2(e)), but as shown in FIG.
The control data output signals after the seventh in e) are as shown in Fig. 2 (C
Destination control data DATC) I set as shown in )
T is sequentially output to selector 1. This allows the second
Timing of the seventh and subsequent control data output signals in Figure (e) and destination control data DATCII output at that time
The input data signal D applied to selector 1 according to the value of
Tr+.
D T r 2がセレクタ1で選択出力されて行先制御
される。この例においては、第1の入力データ信号D
A T r +から第2の入力データ信号D A T
r 2へのフレーム3の全データの切換(行先制御)が
行なわれる。D T r 2 is selected and output by selector 1 to control the destination. In this example, the first input data signal D
A T r + to the second input data signal D A T
All data of frame 3 is switched to r2 (destination control).
データ書込信号DATwiは行先制御を変更させるべき
フレームの前のフレームにおいて、パルス状信号として
与えるのが好ましい。また、制御データ出力信号CD0
UT もパルス信号が好ましい。It is preferable that the data write signal DATwi is provided as a pulsed signal in the frame before the frame in which the destination control is to be changed. In addition, the control data output signal CD0
A pulse signal is also preferable for UT.
以上によれば、行先制御データDATCNTを出力する
、例えばCPUは、行先制御データDATCNTの出力
タイミングを何ら考慮することなく行先制御データを出
力することができる。また、入力データ信号のビットレ
ートが高くなり、従来のようにCPUがフレーム又はタ
イムスロットに同期して行先制御データを出力できなく
なったような場合であっても、第1図に図示のバッファ
レジスタユニット4、制御レジスタユニット3およびタ
イミング制御回路2を協働させてセレクタ1を制御する
ことにより、正確な行先制御が可能になる。According to the above, for example, the CPU that outputs the destination control data DATCNT can output the destination control data without considering the output timing of the destination control data DATCNT. Furthermore, even if the bit rate of the input data signal becomes high and the CPU is no longer able to output destination control data in synchronization with frames or time slots as in the past, the buffer register shown in FIG. By controlling the selector 1 by cooperating the unit 4, the control register unit 3, and the timing control circuit 2, accurate destination control is possible.
次いで、第3図(a)〜(f)を参照して1フレーム内
のタイムスロット毎のデータについて行先制御する場合
について述べる。上述したように、第1図の通信データ
行先制御方式は、基本的にタイムスロット毎の行先制御
を可能とする。従って、この場合、単に、行先制御デー
タDATCNアを第3図(C) に図示の如く、11
,22.13 と設定して、実線又は破線のタイミング
で出力することにより、第3図(e) に図示の第7番
目以降の制御データ出力信号CD0UTのタイミングで
、フレーム3の出力データDATOUTは、第1のタイ
ムスロットにおいて第1の入力データ信号D T +
+の第3フレーム内第1のタイムスロットデータI31
、第2のタイムスロットにおいて第2の入力データ信号
D T I 2の第3フレーム内の第2のタイムスロッ
トデータ232、第3のタイムスロットにおいて第1の
入力データ信号DTI+の第3フレーム内第3のタイム
スロットデータ133がそれぞれ出力される。Next, with reference to FIGS. 3(a) to 3(f), a case will be described in which the destination of data for each time slot within one frame is controlled. As described above, the communication data destination control method shown in FIG. 1 basically enables destination control for each time slot. Therefore, in this case, simply set the destination control data DATCN to 11 as shown in FIG. 3(C).
, 22.13, and output at the timing shown by the solid line or broken line, the output data DATOUT of frame 3 will be output at the timing of the seventh and subsequent control data output signals CD0UT shown in FIG. 3(e). , the first input data signal D T + in the first time slot
+ first time slot data I31 in the third frame
, the second time slot data 232 in the third frame of the second input data signal D T I 2 in the second time slot, the second time slot data 232 in the third frame of the first input data signal DTI+ in the third time slot Three time slot data 133 are output respectively.
第4図に本発明の実施例の通信データ行先制御方式の回
路図を示す。FIG. 4 shows a circuit diagram of a communication data destination control system according to an embodiment of the present invention.
第4図において、第1図の制御レジスタユニット3が2
つのレジスタ31.32から成る制御レジスタユニット
3aにより実現されており、タイミング制御回路2aが
タイミング抽出回路21、およびデコーダ22で実現さ
れている。デコーダ22はタイムスロットカウンタ22
1およびセレクタ222で構成されている。また第1図
のバッファレジスタユニット4がRAM 4aに対応す
る第1図のセレクタ1は同等のセレクタ1aである。In FIG. 4, the control register unit 3 in FIG.
The timing control circuit 2a is realized by a timing extraction circuit 21 and a decoder 22. The decoder 22 is a time slot counter 22
1 and a selector 222. Further, the buffer register unit 4 in FIG. 1 corresponds to the RAM 4a, and the selector 1 in FIG. 1 is an equivalent selector 1a.
第4図の実施例は第1および第2の入力データ信号D
Tr+ 、D TI2を行先制御して1つの出力データ
信号DTOUTを出力する場合を示す。The embodiment of FIG.
A case is shown in which one output data signal DTOUT is output by controlling the destination of Tr+ and DTI2.
RAM 4aのメモリ数は行先制御データを記憶するに
充分な容量である。行先制御データは図示しないCPU
等から出力される。行先制御データDATCNTのRA
M 4aへの書込みは、CPUからの書込制御信号WR
cに基いて行なわれる。この場合、第2図(C)又は第
3図(C)に図示の如く、必要な行先制御データD A
TCNTを順次連続して、又は、−括して書込みを行
うことがCPU側にとっては好ましい。タイミングを一
切考慮しなくてもよいからである。RAM 4aに一旦
書込れたデータは、続出制御信号RDcに基いてレジス
タ31.32に印加される。この続出制御信号RDcは
レジスタ31.32へのデータ書込信号DATWRの最
初のパルスと同じものでよい。これについては後述する
。The number of memories in the RAM 4a is sufficient to store destination control data. Destination control data is provided by a CPU (not shown)
etc. is output from. RA of destination control data DATCNT
Writing to M4a is performed using the write control signal WR from the CPU.
It is carried out based on c. In this case, as shown in FIG. 2(C) or FIG. 3(C), the necessary destination control data D A
It is preferable for the CPU to write the TCNTs one after another or all at once. This is because there is no need to consider timing at all. The data once written to RAM 4a is applied to registers 31 and 32 based on successive control signal RDc. This successive control signal RDc may be the same as the first pulse of the data write signal DATWR to the registers 31 and 32. This will be discussed later.
行先制御データDATCIITとしては、第2図(C)
の例の場合、第1および第2の制御データDCNT、。The destination control data DATCIIT is shown in Figure 2 (C).
For the example, the first and second control data DCNT,.
DCNT2から成り、それぞれ、次の如く設定される。It consists of DCNT2, and each is set as follows.
DCNT、 、=0 、 0 、 0DCNT2
” i ’ 2 ’ −3ここで、0は、入力データ
が選択出力されないことを示す。一方、DCNT2の1
.2.3はそれぞれ、第1人カデータ信号のタイムスロ
ット1,2゜3のデータが選択出力されることを示す。DCNT, ,=0, 0, 0DCNT2
"i '2' -3 Here, 0 indicates that the input data is not selected and output. On the other hand, 1 of DCNT2
.. 2.3 indicates that the data of time slots 1 and 2.3 of the first person's data signal are selectively output.
従って、第3図(C)の例の場合、制御データDCNT
、、 DCNT2はそれぞれ次の如く設定される。Therefore, in the example of FIG. 3(C), the control data DCNT
,, DCNT2 are set as follows.
[)Il’NT、 =1.0.3
DCNT2=0.2,0
各制御データのビット数は3 (タイムスロット数5)
X2 (タイムスロットSを表わす2進数11但し、
S=2’−1)である。[)Il'NT, =1.0.3 DCNT2=0.2,0 The number of bits of each control data is 3 (number of time slots is 5)
X2 (binary number 11 representing time slot S, however,
S=2'-1).
レジスタ31.32はこれら制御データDCNT、、
DCNT2を入力する。従って、−船釣に、セレクタ1
aの入力データ信号数がm個の場合、レジスタはm個並
列に設けられる。また各レジスタのビット数は、(1フ
レーム内のタイムスロット数s)xβ、但しS=2’−
1、である。この実施例ではs=3であるから、各レジ
スタのビット数は3X2=6ビットである。RAM 4
aに記憶された制御データDCNTI、 DCNT2は
RAiA4aから読出されてそれぞれテ゛−タ書込パル
スDATwRにより対応するレジスタ31.32に同時
的に転送され記憶される。RAM 4aの続出制御信号
RDCは、データ書込パルスDATwnの最初のパルス
とする。Registers 31 and 32 contain these control data DCNT, .
Input DCNT2. Therefore, - for boat fishing, selector 1
When the number of input data signals of a is m, m registers are provided in parallel. The number of bits in each register is (number of time slots in one frame s) x β, where S = 2'-
1. In this embodiment, s=3, so the number of bits in each register is 3×2=6 bits. RAM 4
Control data DCNTI and DCNT2 stored in RAiA4a are read from RAiA4a, and simultaneously transferred and stored in corresponding registers 31 and 32 by data write pulse DATwR, respectively. The successive control signal RDC of the RAM 4a is the first pulse of the data write pulse DATwn.
タイミング制御回路2aは、タイミング制御回路21に
おいて各タイムスロットを抽出する。抽出されたタイム
スロット信号をタイムスロットカウンタ221でカウン
トし、カウントした値に応じた信号をセレクタ222か
ら出力する。The timing control circuit 2a extracts each time slot in the timing control circuit 21. A time slot counter 221 counts the extracted time slot signals, and a selector 222 outputs a signal corresponding to the counted value.
各レジスタ31 、32は、セレクタ222からのタイ
ムスロットに対応した制御データ出力信号CD0LIT
に基いて、それぞれ対応するタイムスロ7)の制御デー
タをRO,、RO9をセレクタ1aに出力する。Each register 31 and 32 receives a control data output signal CD0LIT corresponding to the time slot from the selector 222.
RO, RO9 are output to the selector 1a, respectively, based on the control data of the corresponding time slots 7).
セレクタ1aは制御データRO1,RO2の内容が′0
”の場合はその入力データ信号のタイムスロットデータ
は出力せず、“0”以外の場合は対応する入力データ信
号のタイムスロットデータを出力する。以−ヒにより、
第2図(f)又は、第3図(f) に図示の如く、行先
制御が行なわれる。For selector 1a, the contents of control data RO1 and RO2 are '0'.
”, the time slot data of the input data signal is not output, and if it is other than “0”, the time slot data of the corresponding input data signal is output.
Destination control is performed as shown in FIG. 2(f) or FIG. 3(f).
以上は、−船釣に、m個の入力データ信号を1つの出力
データ信号として行先制御する場合のうち、m=2の場
合について述べた。但し、入力データ信号が2個で1つ
の出力データ信号として行先制御する場合は、第5図に
図示の回路によってもよい。The above has described the case where m=2 among the cases in which m input data signals are used as one output data signal to control the destination of boat fishing. However, if two input data signals are used for destination control as one output data signal, the circuit shown in FIG. 5 may be used.
第5図の回路は、2入力であるから、セレクタ1bは、
いずれか一方を選択すればよいので、行先制御データD
ATC)ITとして、第2図(C)の場合は、
DATCIIT = ] 、1.1
第3図(C)の場合は、
DATcM’r = 0 ’ 1 ’ 0とする。ここ
で“0”は第1の入力データ信号を選択出力することを
示し、“1”は第2の入力データ信号を選択出力するこ
とを示す。行先制御データDATCNT は3ビツト、
すなわちタイムスロット数の長さである。Since the circuit in FIG. 5 has two inputs, the selector 1b is
Since it is only necessary to select either one, the destination control data D
ATC) IT, in the case of FIG. 2(C), DATCIIT = ], 1.1, and in the case of FIG. 3(C), DATcM'r = 0 ' 1 ' 0. Here, "0" indicates that the first input data signal is selectively output, and "1" indicates that the second input data signal is selectively output. Destination control data DATCNT is 3 bits,
In other words, it is the length of the number of time slots.
制御レジスタユニット3bは、ORゲート34と1個の
レジスタ35から成る。レジスタ35はシフトタイプの
レジスタであり、3ビツト長である。レジスタ35は、
RAM 4aから読出された行先制御データをデータ書
込パルスDATwRをシフトパルスとして順次入力する
。The control register unit 3b consists of an OR gate 34 and one register 35. Register 35 is a shift type register and has a length of 3 bits. The register 35 is
The destination control data read from the RAM 4a is sequentially inputted using the data write pulse DATwR as a shift pulse.
タイミング制御回路2bは、タイミング抽出回路21で
抽出されたタイムスロット信号を1ビツトのタイムスロ
ットカウンタ221′でカウントし、制御データ出力信
号CDouアとして出力する。The timing control circuit 2b counts the time slot signal extracted by the timing extraction circuit 21 with a 1-bit time slot counter 221' and outputs it as a control data output signal CDoua.
この制御データ出力信号CD0UT もORゲート34
を介してレジスタ35のシフトパルスとしてレジスタ3
5に印加される。これにより、レジスタ35から、順次
1ビツトずつ、行先制御データDATC)ITがセレク
タ1bに印加される。セレクタ1bは入力データ信号D
Tr+ 、DTI2の対応するタイムスロットデータの
うちのいずれかを選択出力する。This control data output signal CD0UT is also connected to the OR gate 34.
as a shift pulse of register 35 through register 3
5. As a result, the destination control data DATC)IT is sequentially applied bit by bit from the register 35 to the selector 1b. Selector 1b receives input data signal D
Either one of the corresponding time slot data of Tr+ and DTI2 is selectively output.
第4図および第5図の実施例は、2人カデータ信号から
1出力デ一タ信号へ行先制御する場合を示したが、第6
図および第7図に図示の如く、1人カデータ信号から2
出力デ一タ信号へ行先制御する場合も同様である。この
場合、それぞれ、セレクタlc、ldが入力端子1個、
出力端子2個有し、1人カデータ信号をそれぞれ行先制
御データに基いて対応する出力端子に出力する。他の回
路は、第4図、第5図と同様である。The embodiments shown in FIGS. 4 and 5 show the case where the destination is controlled from the two-person data signal to the one-output data signal.
As shown in FIG. 7 and FIG.
The same holds true when controlling the destination of the output data signal. In this case, selectors lc and ld each have one input terminal,
It has two output terminals, and each outputs a single person data signal to the corresponding output terminal based on destination control data. The other circuits are the same as those in FIGS. 4 and 5.
以上に述べたように本発明によれば、正確なタイミング
で通信データの行先制御が可能になる。As described above, according to the present invention, it is possible to control the destination of communication data with accurate timing.
第1図は本発明の通信データ行先制御方式の原理ブロッ
ク図、
第2図(a)〜(f)、および第3図(a) 〜(f)
は第1図の通信データ行先制御方式の動作説明図、第4
図〜第7図は本発明の実施例の通信データ行先制御方式
の回路図、
第8図は従来の通信データ行先制御方式の回路図、
第9図(a)〜(d)
る。
(符号の説明)
1・・・セレクタ、 2・・・り3・・・制御レ
ジスタユニット、
4・・・バッファレジスタユニッ
21・・・タイミング抽出回路、
22a、22b−・・デコーダ、
31 、32・・・レジスタ、
221・・・タイムスロツ
222・・・セレクタ。
トカウンタ、
は第8図の動作説明図、
であ
イ
ミング制御回路、
ト、
本発明の通信データ行先制御方式の原理ブロック第1
回
1・・・
2・・・
3・・・
4・・・
セレクタ
タイミング制御回路
制御し・ノスタユニノト
バノファレソスタユニノト
DT、、〜DTIITl・・・入力データDT01〜D
T□n” ’出力データ
FLY・・・ フレーム信号
DATwRo・・・データ書込信号
DATCNT−°−制御データFig. 1 is a principle block diagram of the communication data destination control method of the present invention, Fig. 2 (a) to (f), and Fig. 3 (a) to (f).
is an explanatory diagram of the operation of the communication data destination control method in Fig. 1, and Fig. 4
7 to 7 are circuit diagrams of a communication data destination control method according to an embodiment of the present invention, FIG. 8 is a circuit diagram of a conventional communication data destination control method, and FIGS. 9(a) to (d). (Explanation of symbols) 1... Selector, 2... Control register unit, 4... Buffer register unit 21... Timing extraction circuit, 22a, 22b-... Decoder, 31, 32 ...Register, 221...Time slot 222...Selector. is the operation explanatory diagram of FIG. 8, is the aiming control circuit, and g is the first principle block of the communication data destination control system of the present invention.
Times 1... 2... 3... 4... Selector timing control circuit controls Nostauninotobanofaresostauninot DT, ~DTIITl... Input data DT01~D
T□n” 'Output data FLY...Frame signal DATwRo...Data write signal DATCNT-°-Control data
Claims (1)
ータを有する入力データ信号(DT_I_1〜DT_I
_m)を、行先制御データ(DAT_C_N_T)に基
いてセレクタ(1)を介して行先制御する通信データ行
先制御方式であって、 各タイムスロット毎の行先制御データを保持するバッフ
ァレジスタユニット(4)と、 該バッファレジスタユニットに保持された全タイムスロ
ットの行先制御データをデータ書込信号(DAT_W_
R)に基いて同時的に保持する制御レジスタユニット(
3)と、 前記入力データ信号のフレームおよび前記タイムスロッ
トに同期した制御データ出力信号(CD_O_U_T)
を出力するタイミング制御回路(2)と を有し、前記制御レジスタユニットで保持された行先制
御データが該タイミング制御回路からのタイムスロット
に同期した制御データ出力信号に応答して前記セレクタ
に印加され、前記入力データ信号内の各タイムスロット
のデータが前記セレクタに印加された前記制御レジスタ
ユニットで保持された行先制御データに基いて行先制御
されるように構成したことを特徴とする、通信データ行
先制御方式。[Claims] 1. Input data signals (DT_I_1 to DT_I
__m) via a selector (1) based on destination control data (DAT_C_N_T), the communication data destination control method comprises a buffer register unit (4) that holds destination control data for each time slot; , the destination control data of all time slots held in the buffer register unit is sent to the data write signal (DAT_W_
A control register unit (
3) and a control data output signal (CD_O_U_T) synchronized with the frame of the input data signal and the time slot.
and a timing control circuit (2) that outputs the destination control data held in the control register unit is applied to the selector in response to a control data output signal synchronized with a time slot from the timing control circuit. , wherein the communication data destination is configured such that data in each time slot in the input data signal is destination controlled based on destination control data held in the control register unit applied to the selector. control method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63151257A JP2825093B2 (en) | 1988-06-21 | 1988-06-21 | Communication data destination control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63151257A JP2825093B2 (en) | 1988-06-21 | 1988-06-21 | Communication data destination control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH024070A true JPH024070A (en) | 1990-01-09 |
JP2825093B2 JP2825093B2 (en) | 1998-11-18 |
Family
ID=15514711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63151257A Expired - Fee Related JP2825093B2 (en) | 1988-06-21 | 1988-06-21 | Communication data destination control method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2825093B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5359604A (en) * | 1991-06-21 | 1994-10-25 | Fujitsu Limited | Input-output signal control apparatus |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5550799A (en) * | 1978-10-09 | 1980-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Band zone separately synchronizing alignment system |
JPS5939192A (en) * | 1982-08-30 | 1984-03-03 | Hitachi Ltd | Synchronizing circuit of time division switch |
JPS61189098A (en) * | 1985-02-18 | 1986-08-22 | Nippon Telegr & Teleph Corp <Ntt> | Time division exchange system |
-
1988
- 1988-06-21 JP JP63151257A patent/JP2825093B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5550799A (en) * | 1978-10-09 | 1980-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Band zone separately synchronizing alignment system |
JPS5939192A (en) * | 1982-08-30 | 1984-03-03 | Hitachi Ltd | Synchronizing circuit of time division switch |
JPS61189098A (en) * | 1985-02-18 | 1986-08-22 | Nippon Telegr & Teleph Corp <Ntt> | Time division exchange system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5359604A (en) * | 1991-06-21 | 1994-10-25 | Fujitsu Limited | Input-output signal control apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2825093B2 (en) | 1998-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5844855A (en) | Method and apparatus for writing to memory components | |
US5335235A (en) | FIFO based parity generator | |
JPS6155688B2 (en) | ||
US5125011A (en) | Apparatus for masking data bits | |
JPH024070A (en) | System for controlling communication data destination | |
JP2001195353A (en) | Dma transfer system | |
JPS6386630A (en) | Frame synchronization system in parallel transmission line | |
US3453607A (en) | Digital communications system for reducing the number of memory cycles | |
JPS619766A (en) | Data transfer device | |
JP2752806B2 (en) | Cell phase transfer circuit | |
JPS62194797A (en) | Multiple access time switch | |
JP2617252B2 (en) | Printer | |
JPS61223964A (en) | Data transfer device | |
JPH09319863A (en) | Set data changing device for image processor | |
JP3104001B2 (en) | Line buffer and image processing apparatus using the same | |
KR100205589B1 (en) | Memory accessing circuit for time-switch | |
KR19980034375A (en) | Graphic memory controller with multiple memory banks | |
JP2000215658A (en) | Method for transferring data | |
SU841038A1 (en) | Buffer storage device | |
JPS61121597A (en) | Time division channel system and equipment thereof | |
JPS6217873A (en) | Image processing system | |
JPS6316329A (en) | Data sending circuit for arithmetic unit | |
JPH03123300A (en) | Initialization circuit for time switch data memory | |
JPH06223036A (en) | Serial communication device | |
JPH03294977A (en) | Plotting device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |