JPH0239344A - コンピュータシステムに於けるアダプタ用アドレス変換装置 - Google Patents
コンピュータシステムに於けるアダプタ用アドレス変換装置Info
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- JPH0239344A JPH0239344A JP63190061A JP19006188A JPH0239344A JP H0239344 A JPH0239344 A JP H0239344A JP 63190061 A JP63190061 A JP 63190061A JP 19006188 A JP19006188 A JP 19006188A JP H0239344 A JPH0239344 A JP H0239344A
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- 238000012546 transfer Methods 0.000 claims abstract description 55
- 230000006870 function Effects 0.000 claims abstract description 20
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000013519 translation Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、コンピュータシステムのメモリ（主記憶装置
）とアダプタを介して接続したＩ／Ｏ装置間とのデータ
転送を行うのに、メモリとアダプタ間に簡易なアドレス
変換機能を有するＲＡＭを用いることにより、メモリと
Ｉ／Ｏ装置間のデータ転送の性能の向上をはかるように
したコンピュータシステムに於けるアダプタ用アドレス
変換方式に関し、 Ｔ／Ｏ装置類からメモリへのデータ転送に対しては、特
殊な機能を必要とせず、単純に転送開始番地と転送語数
を指定するだけでよく、Ｔ／Ｏ装置類のＤＭＡ機能が筒
車化でき、かつ、Ｉ／Ｏ装置を接続したアダプタとメモ
リ間のデータの転送におけるオーバーヘッドを最小にし
、さらに、装置の低価化および性能の向上をはかること
を目的とし、主制御を行うＣＰＵと、このＣＰＵからの
論理アドレスを物理アドレスに変換するＭＭＵと、この
ＭＭｔＪで変換された物理アドレスに従ってプログラム
やデータが保持されるメモリと、このメモリとＩ／Ｏ装
置との間にデータ転送を行う機能を有するアダプタと、
このアダプタからのＩ／Ｏ装置のアドレスを変換しそれ
に従ってプログラムやデータを前記メモリに保持させる
アドレス変ｖＡ機能を有するＲＡＭとからなり、前記Ｃ
ＰＵが、アダプタにメモリとＩ／Ｏ装置との間でデータ
転送を行わせる場合、ＭＭＵを使用してメモリ上の転送
領域のアドレスリストを得、そのアドレスリストをＲＡ
Ｍに与え、アダプタからのＩ／Ｏ装置のアドレスはＲＡ
Ｍに与えられた前記アドレスリストに従って変換されて
メモリに与えられるようにしたコンピュータシステムに
於けるアダプタ用アドレス変換方式である。
）とアダプタを介して接続したＩ／Ｏ装置間とのデータ
転送を行うのに、メモリとアダプタ間に簡易なアドレス
変換機能を有するＲＡＭを用いることにより、メモリと
Ｉ／Ｏ装置間のデータ転送の性能の向上をはかるように
したコンピュータシステムに於けるアダプタ用アドレス
変換方式に関し、 Ｔ／Ｏ装置類からメモリへのデータ転送に対しては、特
殊な機能を必要とせず、単純に転送開始番地と転送語数
を指定するだけでよく、Ｔ／Ｏ装置類のＤＭＡ機能が筒
車化でき、かつ、Ｉ／Ｏ装置を接続したアダプタとメモ
リ間のデータの転送におけるオーバーヘッドを最小にし
、さらに、装置の低価化および性能の向上をはかること
を目的とし、主制御を行うＣＰＵと、このＣＰＵからの
論理アドレスを物理アドレスに変換するＭＭＵと、この
ＭＭｔＪで変換された物理アドレスに従ってプログラム
やデータが保持されるメモリと、このメモリとＩ／Ｏ装
置との間にデータ転送を行う機能を有するアダプタと、
このアダプタからのＩ／Ｏ装置のアドレスを変換しそれ
に従ってプログラムやデータを前記メモリに保持させる
アドレス変ｖＡ機能を有するＲＡＭとからなり、前記Ｃ
ＰＵが、アダプタにメモリとＩ／Ｏ装置との間でデータ
転送を行わせる場合、ＭＭＵを使用してメモリ上の転送
領域のアドレスリストを得、そのアドレスリストをＲＡ
Ｍに与え、アダプタからのＩ／Ｏ装置のアドレスはＲＡ
Ｍに与えられた前記アドレスリストに従って変換されて
メモリに与えられるようにしたコンピュータシステムに
於けるアダプタ用アドレス変換方式である。
本発明は、コンピュータシステムのメモリ（主記憶装置
）とアダプタを介して接続したＩ／Ｏ装置間とのデータ
転送を行うのに、メモリとアダプタ間に簡易なアドレス
変換機能を有するＲＡＭを用いることにより、メモリと
Ｉ／Ｏ装置との間のデータ転送の性能の向上をはかるよ
うにしたコンピュータシステムに於けるアダプタ用アド
レス変換方式に関するものである。
）とアダプタを介して接続したＩ／Ｏ装置間とのデータ
転送を行うのに、メモリとアダプタ間に簡易なアドレス
変換機能を有するＲＡＭを用いることにより、メモリと
Ｉ／Ｏ装置との間のデータ転送の性能の向上をはかるよ
うにしたコンピュータシステムに於けるアダプタ用アド
レス変換方式に関するものである。
近年コンピュータシステムの巨大化に伴い、主メモリの
管理に仮想記憶方式が用いられるようになってきている
。この仮想記憶方式は、ＣＰＵと主メモリとの間に、ア
ドレス変換装置（通常ＭＭＵ ： Ｍｅｍｏｒｙ Ｍ
ａｎａｇｅｍｅｎｔ Ｕｎｉｔと呼ばれる）を置き、Ｃ
ＰＵから出力されるアドレス（論理アドレスと称される
）をメモリアクセス用のアドレス（物理アドレスと称さ
れる）に変換することにより、プログラムに対して、主
メモリ以上の記憶空間を提供するものである。この仮想
記憶方式により、物理的なメモリはページサイズと呼ば
れる単位ごとに管理される。ＣＰＵから見えるアドレス
空間（論理空間と称される）は、実際にはこのページサ
イズ単位に分割され、主メモリ上や磁気ディスクのよう
な二次記憶媒体上に離散的に存在する。
管理に仮想記憶方式が用いられるようになってきている
。この仮想記憶方式は、ＣＰＵと主メモリとの間に、ア
ドレス変換装置（通常ＭＭＵ ： Ｍｅｍｏｒｙ Ｍ
ａｎａｇｅｍｅｎｔ Ｕｎｉｔと呼ばれる）を置き、Ｃ
ＰＵから出力されるアドレス（論理アドレスと称される
）をメモリアクセス用のアドレス（物理アドレスと称さ
れる）に変換することにより、プログラムに対して、主
メモリ以上の記憶空間を提供するものである。この仮想
記憶方式により、物理的なメモリはページサイズと呼ば
れる単位ごとに管理される。ＣＰＵから見えるアドレス
空間（論理空間と称される）は、実際にはこのページサ
イズ単位に分割され、主メモリ上や磁気ディスクのよう
な二次記憶媒体上に離散的に存在する。
したがって、ＣＰＵがプログラムに従ってＩ／Ｏ装置と
主メモリとの間でデータ転送を行う場合、プログラムで
は連続的なメモリ領域であっても、物理的にはページサ
イズ単位に分裂したメモリ領域に対してＩ／Ｏ起動を行
うことになる。したがって、Ｉ／Ｏ装置と主メモリとの
間でデータ転送を行う場合、物理的に不連続なメモリ領
域を連続的に見せる技術が必要とされている。
主メモリとの間でデータ転送を行う場合、プログラムで
は連続的なメモリ領域であっても、物理的にはページサ
イズ単位に分裂したメモリ領域に対してＩ／Ｏ起動を行
うことになる。したがって、Ｉ／Ｏ装置と主メモリとの
間でデータ転送を行う場合、物理的に不連続なメモリ領
域を連続的に見せる技術が必要とされている。
仮想記憶方式において物理メモリ上で不連続な領域を転
送するために、従来行われてきた手段としては、以下の
４つの手段がある。
送するために、従来行われてきた手段としては、以下の
４つの手段がある。
（１）ページ単位に起動する方法・・・ＣＰＵから見え
る物理メモリ上の記憶空間をページと呼ばれる単位の大
きさに分割し、そのページ単位にＩ／Ｏ起動を行う方法
である。
る物理メモリ上の記憶空間をページと呼ばれる単位の大
きさに分割し、そのページ単位にＩ／Ｏ起動を行う方法
である。
（２）データチエインを使用する方法・・・転送アドレ
スと転送語数の組からなるリストをページ数分だけ用意
し、このリストを解釈できる機能を有するアダプタを設
けて、Ｉ／Ｏ起動を行う方法である。
スと転送語数の組からなるリストをページ数分だけ用意
し、このリストを解釈できる機能を有するアダプタを設
けて、Ｉ／Ｏ起動を行う方法である。
（３）アドレスリストを使用する方法・・・ページごと
の先頭アドレスの組からなるリストを用意し、このアド
レスリストを解釈できる機能を有するアダプタを設けて
、Ｉ／Ｏ起動を行う方法である。
の先頭アドレスの組からなるリストを用意し、このアド
レスリストを解釈できる機能を有するアダプタを設けて
、Ｉ／Ｏ起動を行う方法である。
（４）ＣＰＵとメモリ間に有するＭＭＵを利用する方法
・・・第４図に示すように、ＣＰＵＩとメモリ３との間
にＭＭＵ２を接続するとともに、Ｔ／Ｏ装置４を接続し
たアダプタ５を、ＣＰＵＩとＭＭＵ２との接続点に接続
して、Ｔ／Ｏ装置４からメモリ３へのデータのＤＭＡ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送も
、ＣＰＵＩからメモリ３へのデータ転送と同様にアドレ
スをアクセスするのにＭＭＵ２を経由させる方法である
。この方法ではＩ／Ｏ装置側のＤＭＡ転送機構に特別な
仕組みを必要としないため、Ｉ／Ｏ装置側のＤＭＡ転送
機構を単純化できる。
・・・第４図に示すように、ＣＰＵＩとメモリ３との間
にＭＭＵ２を接続するとともに、Ｔ／Ｏ装置４を接続し
たアダプタ５を、ＣＰＵＩとＭＭＵ２との接続点に接続
して、Ｔ／Ｏ装置４からメモリ３へのデータのＤＭＡ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送も
、ＣＰＵＩからメモリ３へのデータ転送と同様にアドレ
スをアクセスするのにＭＭＵ２を経由させる方法である
。この方法ではＩ／Ｏ装置側のＤＭＡ転送機構に特別な
仕組みを必要としないため、Ｉ／Ｏ装置側のＤＭＡ転送
機構を単純化できる。
この場合のオーバーヘッドは、ＣＰＵＩとメモリ３との
間に接続したＭＭＵ２の処理時間に依存する。
間に接続したＭＭＵ２の処理時間に依存する。
前記従来の第（１）項に記載したような方法では、Ｉｌ
ｏの起動回数がページ数に比例するので、オーバーヘッ
ドが大きくなる。また、ブロック長を有しないデバイス
（キャラクタデイスプレィ、プリンタなど）にしか対応
できない。すなわち、特定のデバイスにしか対応できな
い、などの課題がある。
ｏの起動回数がページ数に比例するので、オーバーヘッ
ドが大きくなる。また、ブロック長を有しないデバイス
（キャラクタデイスプレィ、プリンタなど）にしか対応
できない。すなわち、特定のデバイスにしか対応できな
い、などの課題がある。
また、前記従来の第（２）項に記載したような方法では
、Ｉ／Ｏ装置を接続したアダプタごとに、チエインリス
トを解釈できる機能をもたせる必要がある。また、ペー
ジごとにチエインリストをアクセスするので、オーバー
ヘッドが生じる、などの課題がある。
、Ｉ／Ｏ装置を接続したアダプタごとに、チエインリス
トを解釈できる機能をもたせる必要がある。また、ペー
ジごとにチエインリストをアクセスするので、オーバー
ヘッドが生じる、などの課題がある。
また、前記従来の第（３）項に記載した方法では、Ｉ／
Ｏ装置を接続したアダプタごとに、アドレスリストを解
釈できる機能をもたせる必要がある。また、ページごと
にアドレスリストをアクセスするので、オーバーヘッド
が生じる、などの課題がある。
Ｏ装置を接続したアダプタごとに、アドレスリストを解
釈できる機能をもたせる必要がある。また、ページごと
にアドレスリストをアクセスするので、オーバーヘッド
が生じる、などの課題がある。
また、前記従来の第（４）項に記載した方法では、ＭＭ
Ｕはページとセグメントの２階層から構成される傾向で
あり、オーバーヘッドが大きくなっている。また、この
方法では、ＭＭＵ２をＣＰＵＩとアダプタ５とが共用し
ているので、ＣＰＵＩおよびアダプタ５からメモリ３に
データ転送を行う際にアドレスのアクセスが衝突するお
それがあるので、そのどちらかが譲り合いを行わなけれ
ばならず、それだけデータ転送の性能が落ちる。さらに
、最近のＣＰＵは、ＣＰＵチップ内にＭＭＵを内蔵する
傾向にあり、このようなＣＰＵではＩ／Ｏ装置４を接続
したアダプタ５を接続する端子がないので、この内蔵さ
れたＭＭＵをメモリとＩ／Ｏ装置間のデータのＤＭＡ転
送におけるアドレスのアクセスに使用することができな
い、などの課題があった。
Ｕはページとセグメントの２階層から構成される傾向で
あり、オーバーヘッドが大きくなっている。また、この
方法では、ＭＭＵ２をＣＰＵＩとアダプタ５とが共用し
ているので、ＣＰＵＩおよびアダプタ５からメモリ３に
データ転送を行う際にアドレスのアクセスが衝突するお
それがあるので、そのどちらかが譲り合いを行わなけれ
ばならず、それだけデータ転送の性能が落ちる。さらに
、最近のＣＰＵは、ＣＰＵチップ内にＭＭＵを内蔵する
傾向にあり、このようなＣＰＵではＩ／Ｏ装置４を接続
したアダプタ５を接続する端子がないので、この内蔵さ
れたＭＭＵをメモリとＩ／Ｏ装置間のデータのＤＭＡ転
送におけるアドレスのアクセスに使用することができな
い、などの課題があった。
本発明は、前記のような課題に鑑みて創案されたもので
あり、Ｉ／Ｏ装置類からメモリへのデータ転送における
アドレスのアクセスに対しては、特殊な機能を必要とせ
ず、単純に転送開始番地と転送語数を指定するだけでよ
く、Ｉ／Ｏ装置類のＤＭＡ機能が簡単化でき、かつ、Ｉ
／Ｏ装置を接続したアダプタとメモリ間のデータ転送に
おけるオーバーヘッドを最小にし、さらに装置の低価格
化および性能の向上をはかったコンピュータシステムに
於けるアダプタ用アドレス変換方式を提供することを目
的とする。
あり、Ｉ／Ｏ装置類からメモリへのデータ転送における
アドレスのアクセスに対しては、特殊な機能を必要とせ
ず、単純に転送開始番地と転送語数を指定するだけでよ
く、Ｉ／Ｏ装置類のＤＭＡ機能が簡単化でき、かつ、Ｉ
／Ｏ装置を接続したアダプタとメモリ間のデータ転送に
おけるオーバーヘッドを最小にし、さらに装置の低価格
化および性能の向上をはかったコンピュータシステムに
於けるアダプタ用アドレス変換方式を提供することを目
的とする。
本発明において前記のような課題を解決するための手段
を、実施例に対応する第１図を用いて説明すると、主制
御を行うＣＰＵ１と、このＣＰＵ１からの論理アドレス
を物理アドレスに変換するＭＭＵ２と、このＭＭＵ２で
変換された物理アドレスに従ってプログラムやデータが
保持されるメモリ３と、このメモリ３とＩ／Ｏ装置４と
の間にデータ転送を行う機能を有するアダプタ５と、こ
のアダプタ５からのＩ／Ｏ装置のアドレスを変換しそれ
に従ってプログラムやデータを前記メモリ３に保持させ
るアドレス変換機能を存するＲＡＭ６とからなり、前記
ＣＰＵＩが、アダプタ５にメモリ３とＩ／Ｏ装置４との
間でデータ転送を行わせる場合、ＭＭＵ２を使用してメ
モリ３上の転送領域のアドレスリストを得、そのアドレ
スリストをＲＡＭ６に与え、アダプタ５からのＩ／Ｏ装
置のアドレスはＲＡＭ６に与えられた前記アドレスリス
トに従って変換されてメモリ３に与えられるように構成
したコンピュータシステムに於けるアダプタ用アドレス
変換方式としたものである。
を、実施例に対応する第１図を用いて説明すると、主制
御を行うＣＰＵ１と、このＣＰＵ１からの論理アドレス
を物理アドレスに変換するＭＭＵ２と、このＭＭＵ２で
変換された物理アドレスに従ってプログラムやデータが
保持されるメモリ３と、このメモリ３とＩ／Ｏ装置４と
の間にデータ転送を行う機能を有するアダプタ５と、こ
のアダプタ５からのＩ／Ｏ装置のアドレスを変換しそれ
に従ってプログラムやデータを前記メモリ３に保持させ
るアドレス変換機能を存するＲＡＭ６とからなり、前記
ＣＰＵＩが、アダプタ５にメモリ３とＩ／Ｏ装置４との
間でデータ転送を行わせる場合、ＭＭＵ２を使用してメ
モリ３上の転送領域のアドレスリストを得、そのアドレ
スリストをＲＡＭ６に与え、アダプタ５からのＩ／Ｏ装
置のアドレスはＲＡＭ６に与えられた前記アドレスリス
トに従って変換されてメモリ３に与えられるように構成
したコンピュータシステムに於けるアダプタ用アドレス
変換方式としたものである。
前記のような手段により、ｃｐｕｉが、アダプタ５にＩ
／Ｏ装置４とメモリ３との間でデータ転送を行わせる場
合、転送開始アドレス（論理アドレス）および転送語数
からＭＭＵ２を使用して、実際にこの転送領域が存在す
るメモリ３上の転送領域（物理アドレス）のアドレスリ
ストを得て、そのアドレスリストをＲＡＭ６に与える。
／Ｏ装置４とメモリ３との間でデータ転送を行わせる場
合、転送開始アドレス（論理アドレス）および転送語数
からＭＭＵ２を使用して、実際にこの転送領域が存在す
るメモリ３上の転送領域（物理アドレス）のアドレスリ
ストを得て、そのアドレスリストをＲＡＭ６に与える。
メモリ３上では転送領域は複数のページにまたがるので
、ｎ個のアドレス群（アドレスリスト）として与えられ
る。そして、アダプタ５からの１７０装置４のアドレス
は、ＲＡＭ６に与えられた前記アドレスリストに従って
変換されてメモリ３に与えられてＩ／Ｏ装置４とメモリ
３との間でデータ転送を行なう。アダプタ５が■／Ｏ装
置４からメモリ３へのデータ転送を終了すると、ＣＰＵ
１はＲＡＭ６に獲得していたアドレスリストを開放する
。
、ｎ個のアドレス群（アドレスリスト）として与えられ
る。そして、アダプタ５からの１７０装置４のアドレス
は、ＲＡＭ６に与えられた前記アドレスリストに従って
変換されてメモリ３に与えられてＩ／Ｏ装置４とメモリ
３との間でデータ転送を行なう。アダプタ５が■／Ｏ装
置４からメモリ３へのデータ転送を終了すると、ＣＰＵ
１はＲＡＭ６に獲得していたアドレスリストを開放する
。
第１図は本発明の一実施例の構成図であり、１は主制御
を行うＣＰＵ、２はＣＰＵＩからの論理アドレスを物理
アドレスに変換するＭＭＵ、３はこのＭＭＵ２で変換さ
れた物理アドレスにしかってプログラムやデータが保持
されるメモリ、４は磁気ディスクなどのＩ／Ｏ装置、５
は前記メモリ３とＩ／Ｏ装置４との間でデータ転送を行
う機能を有するアダプタ、６はこのアダプタ５からのＩ
／Ｏ装置のアドレスを変換しそれに従ってプログラムや
データを前記メモリ３に保持させるアドレス変換機能を
有するＲＡＭであり、このＲＡＭ６には後述するように
アドレスリストが与えられる。
を行うＣＰＵ、２はＣＰＵＩからの論理アドレスを物理
アドレスに変換するＭＭＵ、３はこのＭＭＵ２で変換さ
れた物理アドレスにしかってプログラムやデータが保持
されるメモリ、４は磁気ディスクなどのＩ／Ｏ装置、５
は前記メモリ３とＩ／Ｏ装置４との間でデータ転送を行
う機能を有するアダプタ、６はこのアダプタ５からのＩ
／Ｏ装置のアドレスを変換しそれに従ってプログラムや
データを前記メモリ３に保持させるアドレス変換機能を
有するＲＡＭであり、このＲＡＭ６には後述するように
アドレスリストが与えられる。
すなわち、ＣＰＵＩが、アダプタ５にＩ／Ｏ装置４とメ
モリ３との間でデータ転送を行わせる場合、転送開始ア
ドレスおよび転送語数からＭＭＵ２を使用して、実際に
この転送領域が存在するメモリ３上の転送領域のアドレ
スリストを得て、そのアドレスリストをＲＡＭ６に与え
る。メモリ３上では転送領域は複数のページにまたがる
ので、ｎ個のアドレス群（アドレスリスト）として与え
られる。そして、アダプタ５からのＩ／Ｏ装置４のアド
レスは、ＲＡＭ６に与えられた前記アドレスリストに従
って変換されてメモリ３に与えられてＩ／Ｏ装置４とメ
モリ３との間でデータ転送を行う。アダプタ５がＩ／Ｏ
装Ｗ４からメモリ３へのデータ転送を終了すると、ＣＰ
Ｕ １はＲＡＭ６に獲得していたアドレスリストを開放
する。
モリ３との間でデータ転送を行わせる場合、転送開始ア
ドレスおよび転送語数からＭＭＵ２を使用して、実際に
この転送領域が存在するメモリ３上の転送領域のアドレ
スリストを得て、そのアドレスリストをＲＡＭ６に与え
る。メモリ３上では転送領域は複数のページにまたがる
ので、ｎ個のアドレス群（アドレスリスト）として与え
られる。そして、アダプタ５からのＩ／Ｏ装置４のアド
レスは、ＲＡＭ６に与えられた前記アドレスリストに従
って変換されてメモリ３に与えられてＩ／Ｏ装置４とメ
モリ３との間でデータ転送を行う。アダプタ５がＩ／Ｏ
装Ｗ４からメモリ３へのデータ転送を終了すると、ＣＰ
Ｕ １はＲＡＭ６に獲得していたアドレスリストを開放
する。
さらに、第２図および第３図に従って説明する。
この例ではページサイズを４ＫＢ（キロバイト）、メモ
リ３の容量を４ＭＢ（メガバイト）、アドレス変換機能
を有するＲＡＭ６のアドレスリストのエントリ数を２５
６個としている。従って、２５６ｘ４ＫＢ＝ＩＭＢまで
、ＣＰＵＩは一度にＩ／Ｏ装置４とメモリ３との間でＤ
ＭＡ転送を行なわせることができる。通常ＵＮＩＸなど
のマルチタスクＱ Ｓ （Ｏｐｅｒａｔｉｎｇ Ｓｙｓ
ｔｅｍ）を使用した場合、−回の転送単位はＩＫＢ〜３
２ＫＢ程度であるので、前記ＣＰＵＩが一度にＩＭＢま
でＩ／Ｏ装置４とメモリ３との間でＤＭＡ転送を行なわ
せることができれば十分である。この例ではアダプタ５
が出力するアドレスのうち、上位Ｉ Ｍ Ｂ （０００
０００００〜００ＯＦＦＦＦＦ ＋ｌ １．） ）に対
してＲＡＭ６によってアドレス変換が行われるようにし
ている。
リ３の容量を４ＭＢ（メガバイト）、アドレス変換機能
を有するＲＡＭ６のアドレスリストのエントリ数を２５
６個としている。従って、２５６ｘ４ＫＢ＝ＩＭＢまで
、ＣＰＵＩは一度にＩ／Ｏ装置４とメモリ３との間でＤ
ＭＡ転送を行なわせることができる。通常ＵＮＩＸなど
のマルチタスクＱ Ｓ （Ｏｐｅｒａｔｉｎｇ Ｓｙｓ
ｔｅｍ）を使用した場合、−回の転送単位はＩＫＢ〜３
２ＫＢ程度であるので、前記ＣＰＵＩが一度にＩＭＢま
でＩ／Ｏ装置４とメモリ３との間でＤＭＡ転送を行なわ
せることができれば十分である。この例ではアダプタ５
が出力するアドレスのうち、上位Ｉ Ｍ Ｂ （０００
０００００〜００ＯＦＦＦＦＦ ＋ｌ １．） ）に対
してＲＡＭ６によってアドレス変換が行われるようにし
ている。
ＣＰＵＩが、ＣＰＵアドレス空間の０００／Ｏ０００
＋、６）番地（論理アドレス）から１６ＫＢの領域に対
してＩｌｏを行なうとすると、まず、ＣＰＵＩは、ＣＰ
Ｕアドレス空間の０００／Ｏ０００ ＋１６１番地から
１６ＫＢの領域に対応するメモリ３上のアドレスリスト
をＭＭＵ２から得る。そのアドレスリストの一例を第３
図に示す。続いてＣＰＵＩは、転送領域のページ数を計
算する。この例の場合は、０００／Ｏ０００ （１６１
番地から１６ＫＢであるので、ページ数は４個となる。
＋、６）番地（論理アドレス）から１６ＫＢの領域に対
してＩｌｏを行なうとすると、まず、ＣＰＵＩは、ＣＰ
Ｕアドレス空間の０００／Ｏ０００ ＋１６１番地から
１６ＫＢの領域に対応するメモリ３上のアドレスリスト
をＭＭＵ２から得る。そのアドレスリストの一例を第３
図に示す。続いてＣＰＵＩは、転送領域のページ数を計
算する。この例の場合は、０００／Ｏ０００ （１６１
番地から１６ＫＢであるので、ページ数は４個となる。
ＣＰＵＩは、ＲＡＭ６の２５６個のエントリの中から使
用中でなく、かつ、４個連続するエントリを得る。この
ＲＡＭ６のエントリはＣＰＵＩが管理している。この例
ではエントリ番号１２８から１３１の４個を得る。ＣＰ
Ｕ１は、得られたエントリに対し、アドレスリスト中の
各アドレスをページサイズ（４ＫＢ）で割った値をＲＡ
Ｍ６に第３図に示すように書き込む。
用中でなく、かつ、４個連続するエントリを得る。この
ＲＡＭ６のエントリはＣＰＵＩが管理している。この例
ではエントリ番号１２８から１３１の４個を得る。ＣＰ
Ｕ１は、得られたエントリに対し、アドレスリスト中の
各アドレスをページサイズ（４ＫＢ）で割った値をＲＡ
Ｍ６に第３図に示すように書き込む。
ＣＰＵＩは、Ｉ／Ｏ装置４が接続されたアダプタ５に対
し、ＤＭＡ転送用のアドレスと転送語数を与える。ここ
で、与えるアドレスは、この例の場合、エントリ番号が
１２８なので、１２８×ページサイズ＝ ０００８００
００ ＋１６１となる。
し、ＤＭＡ転送用のアドレスと転送語数を与える。ここ
で、与えるアドレスは、この例の場合、エントリ番号が
１２８なので、１２８×ページサイズ＝ ０００８００
００ ＋１６１となる。
アダプタ５は、０００８００００ （＋ ６１から１６
ＫＢに対してＤＭＡ転送を行なう。０００８００００
（＋ ６１から１６ＫＢに対しては、ＲＡＭ６によって
アドレス変換を受けるので、その結果として、Ｔ／Ｏ装
置４が接続されたアダプタ５は、メモリ３上の分散され
た領域をアクセスすることになる。
ＫＢに対してＤＭＡ転送を行なう。０００８００００
（＋ ６１から１６ＫＢに対しては、ＲＡＭ６によって
アドレス変換を受けるので、その結果として、Ｔ／Ｏ装
置４が接続されたアダプタ５は、メモリ３上の分散され
た領域をアクセスすることになる。
以上説明したように、本発明によれば、Ｔ／Ｏ装置類か
らメモリへのデータ転送に対しては、特殊な機能を必要
とせず、単純に転送開始番地と転送語数を指定するだけ
でよいことになり、Ｔ／Ｏ装置類のＤ Ｍ Ａ機能が筒
車化でき、かつ、Ｔ／Ｏ装置を接続したアダプタとメモ
リ間のデータ転送におけるオーバーヘッドを低減するこ
とができ、さらに、装置の低価格化および性能の向上に
寄与するところが大きい。
らメモリへのデータ転送に対しては、特殊な機能を必要
とせず、単純に転送開始番地と転送語数を指定するだけ
でよいことになり、Ｔ／Ｏ装置類のＤ Ｍ Ａ機能が筒
車化でき、かつ、Ｔ／Ｏ装置を接続したアダプタとメモ
リ間のデータ転送におけるオーバーヘッドを低減するこ
とができ、さらに、装置の低価格化および性能の向上に
寄与するところが大きい。
第２図および第３図はアドレス変換の説明図、第４図は
従来例の構成図である。
従来例の構成図である。
１・・・ＣＰＵ。
２・・・ＭＭＵ。
３・・・メモリ、
４・・・Ｔ／Ｏ装置、
５・・・アダプタ、
６・・・アドレス変換機能を有するＲＡＭ０〜９−八〕
？
？
第１図は本発明の一実施例の構成図、
本発明の一実施例の構成図
第１図
従来例
第４図
Claims (1)
- 【特許請求の範囲】 主制御を行うＣＰＵ（１）と、 このＣＰＵ（１）からの論理アドレスを物理アドレスに
変換するＭＭＵ（２）と、 このＭＭＵ（２）で変換された物理アドレスに従ってプ
ログラムやデータが保持されるメモリ（３）と、このメ
モリ（３）とＩ／Ｏ装置（４）との間にデータ転送を行
う機能を有するアダプタ（５）と、 このアダプタ（５）からのＩ／Ｏ装置のアドレスを変換
しそれに従ってプログラムやデータを前記メモリ（３）
に保持させるアドレス変換機能を有するＲＡＭ（６）と
からなり、 前記ＣＰＵ（１）が、アダプタ（５）にメモリ（３）と
Ｉ／Ｏ装置（４）との間でデータ転送を行わせる場合、
ＭＭＵ（２）を使用してメモリ（３）上の転送領域のア
ドレスリストを得、そのアドレスリストをＲＡＭ（６）
に与え、アダプタ（５）からのＩ／Ｏ装置のアドレスは
ＲＡＭ（６）に与えられた前記アドレスリストに従って
変換されてメモリ（３）に与えられるようにしたことを
特徴とするコンピュータシステムに於けるアダプタ用ア
ドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190061A JP2689336B2 (ja) | 1988-07-29 | 1988-07-29 | コンピュータシステムに於けるアダプタ用アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190061A JP2689336B2 (ja) | 1988-07-29 | 1988-07-29 | コンピュータシステムに於けるアダプタ用アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239344A true JPH0239344A (ja) | 1990-02-08 |
| JP2689336B2 JP2689336B2 (ja) | 1997-12-10 |
Family
ID=16251696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190061A Expired - Lifetime JP2689336B2 (ja) | 1988-07-29 | 1988-07-29 | コンピュータシステムに於けるアダプタ用アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689336B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615292B1 (en) | 1999-03-26 | 2003-09-02 | Nec Corporation | Data transfer apparatus performing DMA data transfer from non-consecutive addresses |
| JP2008033928A (ja) * | 2006-07-31 | 2008-02-14 | Nvidia Corp | Ｇｐｕにおけるページマッピングのための専用機構 |
-
1988
- 1988-07-29 JP JP63190061A patent/JP2689336B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615292B1 (en) | 1999-03-26 | 2003-09-02 | Nec Corporation | Data transfer apparatus performing DMA data transfer from non-consecutive addresses |
| JP2008033928A (ja) * | 2006-07-31 | 2008-02-14 | Nvidia Corp | Ｇｐｕにおけるページマッピングのための専用機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689336B2 (ja) | 1997-12-10 |
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