JPH0238645U - - Google Patents

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JPH0238645U
JPH0238645U JP11511388U JP11511388U JPH0238645U JP H0238645 U JPH0238645 U JP H0238645U JP 11511388 U JP11511388 U JP 11511388U JP 11511388 U JP11511388 U JP 11511388U JP H0238645 U JPH0238645 U JP H0238645U
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【図面の簡単な説明】
第１図はこの考案の一実施例を示すシリアルイ
ンタフエース装置の構成図、第２図は実施例の主
要動作タイミングを示す図、第３図は従来のシリ
アルインタフエース装置の構成図、第４図は従来
例の主要動作タイミングを示す図である。 図中、１は計算機、２はパラレルデジタルデー
タ、３はシリアルＩ／Ｏ、４はシリアルデジタル
データ、５は同期クロツク、６はイネーブル信号
、７はフラグ回路、８はタイミング回路、９はシ
リアルインタフエース装置、１０は外部機器、１
１はフラグ信号、１２はＲＴＣ信号、１３は共通
メモリ、１４はアドレスデータ、１５はフレーム
同期パルス信号、１６はラツチ信号である。なお
、図中、同一あるいは相当部分には同一符号を付
し示してある。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部機器からクロツクに同期して転送されるシ
    リアルデータをパラレルデータ及びアドレスデー
    タに変換するシリアルＩ／Ｏと、外部機器からの
    タイミング信号より上記パラレルデータをストア
    するためのラツチ信号を発生するタイミング回路
    と、上記パラレルデータを上記アドレスデータの
    指示する箇所にストアする共通メモリとを具備す
    ることを特徴とした外部機器と計算機間のインタ
    フエースをとるシリアルインタフエース装置。
JP11511388U 1988-09-01 1988-09-01 Pending JPH0238645U (ja)

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JP11511388U JPH0238645U (ja) 1988-09-01 1988-09-01

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JP11511388U JPH0238645U (ja) 1988-09-01 1988-09-01

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JPH0238645U true JPH0238645U (ja) 1990-03-14

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ID=31356473

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JP11511388U Pending JPH0238645U (ja) 1988-09-01 1988-09-01

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