JPH023843A - Ic memory card - Google Patents
Ic memory cardInfo
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体メモリ素子として用いられるICメ
モリカードに関し、特に欠陥を含むメモリチップを用い
た安価なICメモリカードに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an IC memory card used as a semiconductor memory element, and particularly relates to an inexpensive IC memory card using a memory chip containing a defect.
[従来の技術]
第3図は、例えば、社団法人日本電子工業新興協会パー
ソナルコンピュータ業務委員会作成による、[ICメモ
リカードガイドライン]に記載された従来のICメモリ
カードを示すブロック図である。[Prior Art] FIG. 3 is a block diagram showing a conventional IC memory card described, for example, in the [IC Memory Card Guidelines] prepared by the Personal Computer Business Committee of the Japan Electronics Industry Emerging Association.
図において、インタフェースコネクタ(1)は、外部の
マイクロコンピュータ等(図示せず)に着脱自在に接続
されるようになっており、インタフェースコネクタ(1
)には、ICメモリカードに内蔵されたメモリチップ(
2〉及びチップセレクト回路(3)が接続されている。In the figure, the interface connector (1) is designed to be detachably connected to an external microcomputer, etc. (not shown).
) has a memory chip built into the IC memory card (
2> and a chip select circuit (3) are connected.
又、メモリチップ(2)は複数のRAM’PROMから
構成され、チップセレクト回路(3)はICから構成さ
れている。Further, the memory chip (2) is composed of a plurality of RAM'PROMs, and the chip select circuit (3) is composed of an IC.
従来のICメモリカードは、以上のように構成されてお
り、チップセレクト回路(3)は、インタフェースコネ
クタ(1)を介して入力される制御信号C及び上位アド
レス^1に基づいて選択制御信号Sを出力し、所定のメ
モリチップ(2)を選択するようになっている。そして
、選択されたメモリチップ(2)に対し、下位アドレス
^2に応じてデータDを書き込み又は読み出しが行なわ
れる。The conventional IC memory card is configured as described above, and the chip select circuit (3) selects the selection control signal S based on the control signal C and the upper address ^1 inputted via the interface connector (1). is output and a predetermined memory chip (2) is selected. Then, data D is written or read into or from the selected memory chip (2) according to the lower address ^2.
従って、インタフェースコネクタ(1)に接続されたマ
イクロコンピュータのCPUからは、メモリチップ(2
)が大容量メモリチップのように見えるようになってい
る。Therefore, the memory chip (2) is connected to the CPU of the microcomputer connected to the interface connector (1).
) looks like a large-capacity memory chip.
尚、メモリチップ(2)としては、RAMカードの場合
は64にビットや256にビットのSRAMが用いられ
、ROMカードの場合は1Mビットや4Mビットのマス
クROMが多く用いられているが、メモリチップ(2)
の大容量化の傾向は近年ますます強くなっており、近い
将来は1MビットのSRAMや16MビットのマスクR
OMを採用する可能性が高い、しかしながら、このよう
な大容量メモリチップの製造途中においては、いわゆる
1ビツト不良が数%発生するため、製造歩留まりを低下
させる大きな要因となっている。As the memory chip (2), in the case of a RAM card, a 64 bit or 256 bit SRAM is used, and in the case of a ROM card, a 1M bit or 4M bit mask ROM is often used. Chip (2)
In recent years, the trend toward larger capacity has become stronger, and in the near future, 1Mbit SRAM and 16Mbit Mask R
There is a high possibility that OM will be adopted. However, during the manufacturing of such large capacity memory chips, so-called 1-bit failures occur by several percent, which is a major factor in lowering the manufacturing yield.
従って、従来より、製造歩留まりを向上させるため、I
Cメーカでは1ビツト不良を救済する種々の方法を採用
している。しかし、例えばリダンダンシイ(冗長性)ビ
ットを用意する方法などは最大公約数的な救済策に過ぎ
ないため、十分に良品化することができず、結局不良品
ICとして廃棄されているのが現状である。Therefore, in order to improve manufacturing yield, I
C manufacturers employ various methods to remedy 1-bit defects. However, since methods such as providing redundancy bits are only the greatest common denominator remedies, it is not possible to improve the quality of the product, and the current situation is that the IC ends up being discarded as a defective product. It is.
この場合、廃棄対象となるメモリICの不良率がたとえ
1%でも、全生産数が1000万個/月であれば、10
万個/月のパーシャル不良メモリが入手できることにな
る。特に、SRAMメモリチップは高価であるため、数
ビツト不良でも廃棄せずに利用しようとする要求が高く
なっている。In this case, even if the defect rate of the memory IC to be discarded is 1%, if the total production volume is 10 million pieces/month, then 10
This means that 10,000 partially defective memories can be obtained per month. In particular, since SRAM memory chips are expensive, there is a growing demand for them to be used without being discarded even if a few bits are defective.
[発明が解決しようとする課題]
従来のICメモリカードは以上のように、完全に良品の
メモリチップ(2)のみを使用する必要があるので、メ
モリチップの製造歩留まりが悪いうえ、生産中にマージ
ン不足などで数ビットの不良が生じただけでも完全良品
のメモリチップと交換しなければならないため、非常に
高価になるという問題点があった。[Problems to be Solved by the Invention] As described above, conventional IC memory cards require the use of only perfectly good memory chips (2), which leads to poor manufacturing yields and problems during production. The problem was that even if a few bits were defective due to lack of margin, the memory chip had to be replaced with a perfectly good memory chip, making it extremely expensive.
この発明は上記のような問題点を解決するためになされ
たもので、メモリチップにビット不良などのわずかの欠
陥が生じても使用可能とし、安価なICメモリカードを
得ることを目的とする。This invention was made to solve the above-mentioned problems, and aims to provide an inexpensive IC memory card that can be used even if a memory chip has a slight defect such as a bit failure.
[課題を解決するための手段]
この発明に係るICメモリカードは、特定アドレスに欠
陥を含むメモリチップを用い、特定アドレスに対応した
代替アドレスが入力される完全良品の代替メモリと、特
定アドレスが入力された場合にメモリチップを非動作状
態にし且つ代替メモリを動作状態にするためのメモリ切
換信号と代替アドレスとを生成する切換信号発生回路と
を設けたものである。[Means for Solving the Problems] An IC memory card according to the present invention uses a memory chip that has a defect in a specific address, and has a completely non-defective substitute memory into which a substitute address corresponding to the specific address is input, and a memory chip with a defect in a specific address. A switching signal generating circuit is provided which generates a memory switching signal and an alternative address to put the memory chip in an inactive state and put an alternative memory in an active state when the switching signal is input.
[作用]
この発明においては、データアクセス用のアドレスが欠
陥に対応する特定アドレスの場合、その欠陥を含むメモ
リチップの代わりに代替メモリをアクセスし、ICメモ
リカード全体として正しくデータの書き込み及び読み出
しを行なう。[Operation] In this invention, when the address for data access is a specific address corresponding to a defect, an alternative memory is accessed in place of the memory chip containing the defect, and data can be written and read correctly for the entire IC memory card. Let's do it.
[実施例]
以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例を示すブロック図であり、(1
)、^1、^2、C,D及びSは前述と同様のものであ
る。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
The figure is a block diagram showing one embodiment of the present invention.
), ^1, ^2, C, D and S are the same as above.
メモリチップ(2^)は例えば一部に欠陥を持ったプロ
グラムを内蔵するマスクROMなどから構成されている
。アドレスデコード又はチップセレクトを行なうチップ
セレクト回路(3^)は、M7411C138Pなどの
ICから構成されている。The memory chip (2^) is composed of, for example, a mask ROM containing a partially defective program. A chip select circuit (3^) that performs address decoding or chip selection is composed of an IC such as M7411C138P.
メモリチップ(2^)と並列に内蔵された代替メモリ(
10)は、例えばメモリ容量がIKバイト以下の完全良
品のプログラマブルROM (EPROMやOTPなど
)からなり、メモリチップ(2^)内の特定アドレスの
不良データを代替して正しいデータを格納するようにな
っている。Alternative memory (built-in in parallel with memory chip (2^)
10) consists of a perfectly good programmable ROM (EPROM, OTP, etc.) with a memory capacity of IK bytes or less, and stores correct data in place of defective data at a specific address in the memory chip (2^). It has become.
メモリ・アドレス・トラップ回路とも呼ばれる切換信号
発生回路(11)は、入力されるアドレスが上記特定ア
ドレスを示す場合にメモリ切換信号E及び代替アドレス
A′を出力するようになっている。A switching signal generating circuit (11), also called a memory address trap circuit, outputs a memory switching signal E and an alternative address A' when the input address indicates the above-mentioned specific address.
インバータ回路(12)は、メモリ切換信号Eを反転し
てチップセレクト回路(3^)に入力するようになって
いる。The inverter circuit (12) inverts the memory switching signal E and inputs it to the chip select circuit (3^).
第2図は切換信号発生回路(11)をPLAで構成した
場合のブロック図であり、(lla)はANDアレイ部
、(llb)はORアレイ部である。FIG. 2 is a block diagram when the switching signal generation circuit (11) is constructed from a PLA, in which (lla) is an AND array section, and (llb) is an OR array section.
この場合、ANDアレイ部(lla)には、メモリチッ
プ(2^)に含まれる欠陥をトラップ又はマスクするた
めの特定アドレスがプログラムされており、上位アドレ
ス^1及び下位アドレス^2が入力されている。ORア
レイ部(llb)の同じ積項線には、代替メモリ(10
)に対する代替アドレス八′がプログラムされており、
出力線のうちの1本はメモリ切換信号Eとなっている。In this case, a specific address for trapping or masking defects included in the memory chip (2^) is programmed in the AND array section (lla), and the upper address^1 and lower address^2 are input. There is. An alternative memory (10
) is programmed with an alternative address 8' for
One of the output lines serves as a memory switching signal E.
次に、第1図及び第2図に示したこの発明の一実施例の
動作について説明する。Next, the operation of the embodiment of the present invention shown in FIGS. 1 and 2 will be described.
まず、IC製造テスト工程において、各メモリチップ(
2^)に含まれる欠陥の特定アドレスが分かるので、予
め、切換信号発生回路(11)に特定アドレス及びそれ
に対応する代替アドレス八′をプログラムする。First, in the IC manufacturing test process, each memory chip (
Since the specific address of the defect included in 2^) is known, the specific address and the corresponding alternative address 8' are programmed into the switching signal generating circuit (11) in advance.
通常のデータ読み出し時には、前述と同様に制御信号C
及び選択信号Sにより、所定のメモリチップ(2^)か
ら所望のデータDが読み出され、インタフェースコネク
タ(1)を介して外部のマイクロコンピュータに送られ
る。During normal data reading, the control signal C
In response to selection signal S, desired data D is read from a predetermined memory chip (2^) and sent to an external microcomputer via an interface connector (1).
ここで、ICメモリカードに入力されるアドレス、即ち
上位アドレス^1及び下位アドレス^2がメモリチップ
(2^)の欠陥に対応した特定アドレスになると、切換
信号発生回路(11)は、メモリ切換信号Eを有意にす
ると共に、代替アドレス八′を出力し、メモリチップ(
2^)の特定アドレスの欠陥をマスクする。Here, when the addresses input to the IC memory card, that is, the upper address ^1 and the lower address ^2, become specific addresses corresponding to a defect in the memory chip (2^), the switching signal generation circuit (11) switches the memory At the same time as making the signal E significant, the alternative address 8' is output, and the memory chip (
2^) Mask defects at specific addresses.
メモリ切換信号Eは、インバータ回路(12)で反転さ
れてチップセレクト回路(3^)に入力され、チップセ
レクト回路(3^)及びメモリチップ(2^)を全て非
動作状態にすると共に、一方では、代替メモリ(10)
に入力され、代替メモリ(10)を選択して動作状態と
する。The memory switching signal E is inverted by the inverter circuit (12) and input to the chip select circuit (3^), which puts both the chip select circuit (3^) and the memory chip (2^) into a non-operating state, and one of them So, alternative memory (10)
is input to select the alternative memory (10) and put it into operation.
同時に、代替アドレス八′は制御信号Cと共に代替メモ
リ(10)に入力され、動作状態となった代替メモリ(
10)から正しいデータDを読み出す、こうして、一部
に欠陥を含むメモリチップ(2八)を用いても、何ら支
障なく正しいデータDを読み出すことができる。At the same time, the alternative address 8' is input to the alternative memory (10) together with the control signal C, and the alternative memory (10) is activated.
10). In this way, even if a partially defective memory chip (28) is used, the correct data D can be read out without any problem.
このとき、代替メモリ(10)は、メモリ容量が前述し
たようにIKバイト以下の場合が多いので、容量が数1
00バイトのメモリチップ(2A)と比較して非常に安
価であり、又、追加された切換信号発生回路(11)及
びインバータ回路(12)も安価な素子である。又、欠
陥を含み本来廃棄されるべきメモリチップ責2^)を、
はとんど経費のかからないテスト選別で救済できるので
、全体として安価なICメモリカードとなる。特に、メ
モリチップ(2^)がマスクROMより単価の高いSR
AMで構成されるRAMカードの場合は、コストダウン
の効果が顕著である。At this time, since the memory capacity of the alternative memory (10) is often less than IK bytes as described above, the capacity of the alternative memory (10) is several tens of thousands of bytes.
It is very inexpensive compared to a 00-byte memory chip (2A), and the added switching signal generation circuit (11) and inverter circuit (12) are also inexpensive elements. In addition, memory chips that contain defects and should originally be discarded2^),
This can be remedied through testing and screening, which does not require much expense, resulting in an inexpensive IC memory card as a whole. Especially in SR, where the memory chip (2^) is higher in unit cost than mask ROM.
In the case of a RAM card composed of AM, the cost reduction effect is remarkable.
尚、上記実施例では、不良のメモリチップ(2^)がマ
スクROMの場合について説明したが、他のROM又は
RAMであってもよい。In the above embodiment, the case where the defective memory chip (2^) is a mask ROM has been described, but it may be another ROM or RAM.
又、メモリチップ(2^)がRAMの場合は、代替メモ
リ(10)として良品のRAMが用いられることは言う
までもない。Further, when the memory chip (2^) is a RAM, it goes without saying that a good quality RAM is used as the substitute memory (10).
更に、メモリチップ(2^)に対してデータDの書き込
み及び読み出しを行なう場合について説明したが、メモ
リチップ(2^)がソフトウェアを格納する場合に適用
しても同等の効果を奏する。Furthermore, although the case where the data D is written to and read from the memory chip (2^) has been described, the same effect can be obtained even if the present invention is applied to the case where the memory chip (2^) stores software.
[発明の効果]
以上のようにこの発明によれば、特定アドレスに欠陥を
含むメモリチップを用い、特定アドレスに対応した代替
アドレスが入力される完全良品の代替メモリと、特定ア
ドレスが入力された場合にメモリチップを非動作状態に
し且つ代替メモリを動作状態にするためのメモリ切換信
号と代替アドレスとを生成する切換信号発生回路とを設
け、特定アドレスに対してはメモリチップの代わりに代
替メモリをアクセスするようにしたので、全アドレス領
域で正しくデータアクセスでき且つ安価なICメモリカ
ードが得られる効果がある。[Effects of the Invention] As described above, according to the present invention, a memory chip containing a defect in a specific address is used, and a perfectly good replacement memory is provided in which an alternative address corresponding to the specific address is input, and a memory chip in which a specific address is input is used. A switching signal generation circuit is provided which generates a memory switching signal and an alternative address to put the memory chip in a non-operating state and put an alternative memory into an operating state in case of a specific address. Since the data is accessed in the entire address area, data can be accessed correctly in all address areas, and an inexpensive IC memory card can be obtained.
第1図はこの発明の一実施例を示すブロック図、第2図
は第1図内の切換信号発生回路の構成を示すブロック図
、第3図は従来のICメモリカードを示すブロック図で
ある。
(2^)・・・メモリチップ
(3^)・・・チップセレクト回路
(10)・・・代替メモリ
(11)・・・切換信号発生回路
A′・・・代替アドレス D・・・データE・・・
メモリ切換信号
尚、図中、同一符号は同−又は相当部分を示す。
A イを瞥T))又
E ・メfり切(・I鵞1な
手続補正書
昭和63年7FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of the switching signal generation circuit in FIG. 1, and FIG. 3 is a block diagram showing a conventional IC memory card. . (2^)...Memory chip (3^)...Chip select circuit (10)...Alternative memory (11)...Switching signal generation circuit A'...Alternative address D...Data E ...
Memory switching signal In the figures, the same reference numerals indicate the same or corresponding parts. A A look at A)) Also E ・Mef cut (・I 1981 procedural amendment 1986 7
Claims (1)
記メモリチップの1つを選択するチップセレクト回路と
を備えたICメモリカードにおいて、 前記メモリチップとして、特定アドレスに欠陥を含むメ
モリチップを用い、 前記特定アドレスに対応した代替アドレスが入力される
完全良品の代替メモリと、 前記特定アドレスが入力された場合に、前記メモリチッ
プを非動作状態にし且つ前記代替メモリを動作状態にす
るためのメモリ切換信号と前記代替アドレスとを生成す
る切換信号発生回路と、を設けたことを特徴とするIC
メモリカード。[Scope of Claims] An IC memory card comprising a plurality of memory chips and a chip select circuit that selects one of the memory chips according to an input address, wherein the memory chip has a defect at a specific address. a completely non-defective alternative memory into which an alternative address corresponding to the specific address is input; and when the specific address is input, the memory chip is rendered inactive and the alternative memory is activated. An IC characterized in that it is provided with a switching signal generation circuit that generates a memory switching signal and the alternative address for
Memory card.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146925A JPH023843A (en) | 1988-06-16 | 1988-06-16 | Ic memory card |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146925A JPH023843A (en) | 1988-06-16 | 1988-06-16 | Ic memory card |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023843A true JPH023843A (en) | 1990-01-09 |
Family
ID=15418675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63146925A Pending JPH023843A (en) | 1988-06-16 | 1988-06-16 | Ic memory card |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH023843A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007193811A (en) * | 2006-01-18 | 2007-08-02 | Apple Inc | Disabling faulty flash memory die |
JP2008063464A (en) * | 2006-09-07 | 2008-03-21 | Tokyo Ohka Kogyo Co Ltd | Adhesive composition, adhesive film and method for producing the adhesive composition |
-
1988
- 1988-06-16 JP JP63146925A patent/JPH023843A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007193811A (en) * | 2006-01-18 | 2007-08-02 | Apple Inc | Disabling faulty flash memory die |
US8055959B2 (en) | 2006-01-18 | 2011-11-08 | Apple Inc. | Disabling faulty flash memory dies |
JP2012185850A (en) * | 2006-01-18 | 2012-09-27 | Apple Inc | Disabling faulty flash memory die |
JP2008063464A (en) * | 2006-09-07 | 2008-03-21 | Tokyo Ohka Kogyo Co Ltd | Adhesive composition, adhesive film and method for producing the adhesive composition |
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