JPH02311023A - ディジタル／アナログ変換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、誤り訂正のため補償された中程度の分解能の
コンバータを用いる高分解能ディジタル／アナログ・コ
ンバータ・システムに関する。

（背景技術） 高分解能のディジタル／アナログ（Ｄ／Ａ）コンバータ
技術に関する最近の論文および特許は、修正アナログ・
デバイス、基準リフレッシュ循環法およびダイナミック
要素マツチング法、等を提起している。しかし、厳しい
要件の故に、また満足できるアルゴリズムを欠く故に、
変換速度は高い速度に達していない。

米国特許第４．４６５．９９６号において、Ｂｏｙａｃ
ｉ−ｇｉｌｌｅｒ等が誤り訂正のための方法を提案した
。

ＥＰＲＯＭを用いて誤りのある値を格納する高精度のデ
ィジタル／アナログ・コンバータ（ＤＡＣ）が、初期の
ＤＡＣの出力における誤りの訂正のため使用された。ま
た、このコンバータは、各量子レベルの誤りを訂正でき
るように、オーバーラッピング訂正法によって誤りを訂
正する。

Ｍａｉｏ等は、誤り検出回路から得た訂正値がランブ関
数発生器および主ＤＡＣの出力と比較した後ＲＡＭに格
納されることを特徴とするＤ／Ａ変換法を提案した（「
１４ビツトの分解能を持つ未修正Ｄ／ＡコンバータＪＳ
Ｃ第１６巻、第６号、１９８１年１２月発行）。入力デ
ータが存在する正規動作においては、対応する訂正はＲ
ＡＭから取り出され、次いで主ＤＡＣの出力を訂正する
ためサブＤＡＣへ送られる。

これら両方の方法は短所を有する。Ｂｏｙａｃｉ−ｇｉ
ｌｌｅｒの方法は自動方式ではない。Ｍａｉｏの方法は
下記の短所を有する。即ち、 （１）自己較正の実施が容易でないこと、（２）加法お
よび減法訂正を行うためにオフセットを加えなければな
らないこと、（３）補償のための訂正時間が長いこと、
および（４）サブＤＡＣおよびランプ関数発生器の非直
線性を正確にマツチさせねばならないことである。

（発明の要約） 本発明の目的は、メモリーにディジタル／アナログ・コ
ンバータの誤りを格納して、この格納された情報をアナ
ログ出力の有効な訂正のため使用することである。本発
明の別の目的は、広い基準レベル範囲にわたる掃引速度
の遅いランプ発生器の使用を止めることによりＤＡＣの
動作速度を向上させることである。本発明の更に別の目
的は、人間の介入を必要とすることなく、誤り訂正を自
動的に行うことにある。本発明の池の目的は、一方向性
の訂正において使用される如きオフセット電圧を必要と
することなく、両方向（即ち２、正と負の方向）に誤り
の訂正を行う手段の提供にある。

これらの目的は、本発明において、誤りの訂正のための
連続的な傾斜法の代わりに、逐次即ち連続近似法によっ
て達成される。本システムは、主ＤＡＣおよびサブＤＡ
Ｃに分割される。誤りの訂正は、量子段階で順次サブＤ
ＡＣから取り出される。加法あるいは減法に如何を問わ
ず、誤り訂正は、セグメント構造のサブＤＡＣのアナロ
グ出力電流を、各量子レベルでの２進加重基準電流と比
較することにより決定され、メモリーに格納される。誤
りの抽出は、逐次近似（ＳＡＲ）法により高速で実行さ
れる。正規の作動においては、メモリーに格納された誤
り訂正は、アナログ出力の補償のため再び呼び出される
。両方向の訂正を可能にするため、補助電流ソースを必
要に応じて主基準電流と並行して切り換えることができ
る。

Ｍａｉｏの方法と比較すると、ランプ関数発生器および
サブＤＡＣは、高精度の２進加重ＤＡＣで置換される。

訂正時間は、ＳＡＲ法により短縮される。

上記の利点の外に、ランプ関数発生器が除去されかつ回
路が人間の介入を要することなく自己較正を自動的に実
行する故に、ＤＡＣの回路の複雑さは低減される。

（実施例） 本発明の基本原理は、電流ソースが異なるレベルのセグ
メントに量子化されるセグメント構造のＤＡＣを使用す
ることにある。第１図においては、３ビツト・セグメン
ト構造のＤＡＣが一例として示されている。セグメント
化された電流ソース■１乃至Ｉ７　（Ｉｌ＝　１２＝　
１３＝　１４＝　Ｉ５＝　１８＝１７）は、スイッチＳ
１乃至Ｓ７により選択的に加算することができる。２つ
のモード・デコーダを用いることにより、１つのモード
は正規モードにあり、池のモードは訂正モードにある。

２進入力が０１０である正規モードにおいては、スイッ
チＳ、およびＳ２がオンとなり、残りのスイッチはオフ
となる。これらの電流の和は、ＤＡＣのアナログ出力と
して働く。第２図に示される如き誤り訂正モードにおい
ては、２進加重値が０１０の時スイッチＳ２のみがオン
であり、残りのスイッチは復号後オフとなる。２進加重
値が０１１である時は、スイッチＳ、のみがオンとなり
、残りのスイッチはオフとなる。セグメント構造の電流
ソースの各々は、２進加重された対応する基準電流ソー
スＴ　ｒｅｆと比較される。第３図には、ｎビットの２
進加重ソースが示されている。基準電流１ｒｅｆは、逓
増する２の累乗で除算され、これら除算された電流は適
当な切り換え手段によって加算することができる。適当
な基準電流ソースが、逐次近似法により得られる。３ビ
ツトの２進加重電流ソースを一例としよう。もしこのセ
グメントＤＡＣの出力電流が０．７１　ｒｅｆであるな
らば、最初のシーケンスはＩｒｅｆ／２との粗な比較を
行う。０．７　Ｉ　ｒｅｆ　＞　Ｉ　ｒｅｆ／　２であ
ることを見出した後、次のシーケンスでは、０．７１ｒ
ｅｆを更に微細なＩｒｅｆ／４なる分解能基準値３１ｒ
ｅｆ／４と比較する。０．７　Ｉ　ｒｅｆ＜３１　ｒｅ
ｆ／　４であることを見出した後、３番目のシーケンス
は、最も微細なＩｒｅｆ／８の分解能基準値５１　ｒｃ
ｆ／　８と比較する。このため、適当な基準電流が、５
つのＩ　ｒｅｆ／　８の増分ステップにわたるランプ操
作の代わりに、３つの連続的なステップにおいて得られ
る。偏差が累積的に加算されて、各ｕ子しベルにおける
誤りが得られる。

２進入力００１が対応するアナログの誤りは、対応する
基準電流からの偏差値■１となる。

２進入力０１０が対応するアナログ誤りは、１１の偏差
値に１２の偏差値を加えたものである。

順次、ｉ番目のレベルに対する誤りは、これに対応する
偏差およびそれより低次のレベルの全ての偏差値の和に
等しい。

基本的な訂正方式もまた第２図に示される。

補償電流１ｃの実際の値が既知であるならば、該電流１
ｃは、基準電流Ｉ　ｒｅｆに加えることができる。これ
によれば、アナログ出力電流１ｉ（１＜ｉ＜７）は、Ｉ
ｉがＩ　ｒｅｆより大きいかあるいは小さいかの如何に
拘わらず、２進加重値Ｉ　ｒｅｆにより訂正することが
できる。例えば、もし１１がＥ　ｒｅｆより小さければ
、■、の実際値はゼロと交差するコンパレータを用いて
評価され、ＳＡＲ法に従ってＩ１を基準電流の２進加重
値と比較する。この比較から、誤り値もまた得られる。

もしＩ２　がＩｒｅｆより大きければ、ＩｃはＩ　ｒｅ
ｆに加えられてゼロ交差コンパレータを用いてＩ２　を
２進加重値Ｔ　ｒｅｆ　　と並行して比較することを可
能にする。次に、誤り値■２もまた得られる。

あるいはまた、固定電流との比較のため、２進加重サブ
ＤＡＣを、第４図に示されるようにセグメント電流ソー
ス１１乃至■７に並列に加えることができる。正規の作
動においては、正しいアナログ出力値が、補償電流１ｃ
をオンあるいはオフすることによりＤＣオフセットを加
えることなく得ることができる。第４図に示すように、
ディジタル・データ入力が０１０である時、スイッチＳ
１、Ｓ２は閉じられ、Ｓｉ　　（３＜ｉ＜７）は開かれ
る。補償値は、訂正が正または負の方向のいずれによら
ず、ＳｃおよびＩ、の切り換えによって得ることができ
るのである。

Ｉｃの値は、Ｉｃの実際の値が後で述べる２進加重ＤＡ
Ｃにより差し引かれるようにＩ　ｒｅｆより小さくなる
ようにしなければならない。セグメントＤＡＣの全ての
要素Ｉ１乃至■７　がＩ。より大きい場合には、Ｉｏ　
は要素ＩＩ乃至■７を減算するために使用することがで
きない。Ｉｃが１／２１ｒｅｆと等しい時、訂正能力は
その最大の状態にあり、処理中１ｃをＩ　ｒｅｆより小
さくなるように制御することは難しくない。

通常市場においては、高分解能のＤＡＣは、産業機器、
試験計器あるいは高級なディジタル・オーディオ・テー
プ用として、１２ビツト、１４ビツト、１６ビツト、更
には２０ビツトをも有する。本文では望ましい実施態様
として、１６ビツトのＤＡＣについて述べる。

第５図は、本発明に基づく１６ビツトのＤＡＣシステム
のブロック図を示す。第５図に示されまた第４図におけ
るＩｒｅｆと類似する如き２進加重基準ソースＩ。は、
演算増幅器ＯＰ２またはＯＦ２の入力に接続される。電
流ソース■。は、第６図に示される如き２進加重率で分
割され、ある数のスイッチＳ０．５１１１、Ｓ１１を閉
じることにより加算することができる。このため、第４
図に示されるものと類似する２進加重サブＤＡＣＩｏと
並列のセグメント化されたＤＡＣは、電流ソースＩ。ｓ
　　１１％　１．１３１を有し、これらソースはＩ２お
よびＩ３に従って演算増幅器ＯＰ２またはＯＦ２に送る
ようにスイッチＳ　ＯｌＳ　１１１、Ｓ４２を介して加
算することができる。２つの補償電流ソースＩｃおよび
■３□もまた、スイッチＴ４乃至Ｔ７を介してＯＰＩお
よびＯＦ２のいずれかの入力と接続される。これらの演
算増幅器は、電流／電圧コンバータとして働く。ＯＰＩ
およびＯＦ２の出力は、コンパレータＣＯＭＰと接続さ
れる。コンパレータ出力は、制御ロジックＣＬと接続さ
れ、このロジックは２進加重ＤＡＣ。

基準電流ソースおよび補償電流ソースＩｃおよび■３□
における全てのスイッチに対する制御信号を送出して、
逐次近似化機能を行う。この制御ロジックＣＬはまた、
格納するためランダム・アクセス・メモリーＲＡＭへ情
報を送る。このような情報は、ＯＦ２のアナログ出力を
訂正するための正規の動作中取り出すことができる。前
記制御ロジックはまた、異なる量子レベルにおける累積
誤りを計算するため全加算器ＡＤＤへ送る。この全加算
器の出力は、Ｉｃの訂正のため用いられる制御スイッチ
へ与えるため使用される。

機器が始動される時、本システムは訂正モードになる。

第５図が示すように、最初のステップは、増幅器ＯＰＩ
、ＯＦ２およびコンパレータＣＯＭＰのオフセットを除
去する。もしスイッチＴ、％Ｔ２、Ｔ３、Ｔ４、Ｔ６、
Ｔ６およびＴ７がオフならば、Ｓ＋２乃至Ｓ４□がオフ
となり、Ｓｏ乃至Ｓｌｌが第７図が示すように制御ロジ
ックにより制御される。

ＳＡＲの原理を用いることにより、ＯＰＩ、ＯＦ２およ
びＣＯＭＰからなる増幅器ループのオフセット値が見出
され、訂正コードがＤ（Ａ３３）としてＲＡＭのアドレ
ス３３に格納される。第８図においては、Ｔ１゜、Ｔ１
１がオン、Ｔ８、Ｔ９がオフの時、あるいはＴ８、Ｔ９
がオン、Ｔ１０、Ｔ１．がオフである時、単一方向のオ
フセット調整を実現することができる。

第２のステップは、Ｉｃ訂正である。先に述べたように
、Ｉｃの目的は、正または負の方向のいずれかにおける
訂正を可能にすることである。

第５図においては、スイッチＴ１、Ｔ２、Ｔ５がオン、
Ｔ３、Ｔ１、Ｔ６、Ｔ７がオフ、Ｓ１２乃至Ｓ４□がオ
フの時、Ｓｏ乃至Ｓｌｌは制御スイッチによって制御さ
れる。第８図に簡単な概略図が示される。

Ｉｃの真の値は、累積誤りＤ（１２ビツトＤ／Ａ）　Ｔ
から格納されたオフセット値Ｄ（Ａ３３）を減算するこ
とにより得られ、メモリーにＤ（Ａ３３）として格納さ
れる。表現Ｄ（１２ビツトＤ／Ａ）”においては、記号
Ｔは測定された誤りが時間と共に異なり得ることを意味
する「遷移値」を表す。

第３のステップは、サブＤＡＣの電流ソース１、の最下
位レベルからの電流を加減算することができる第２の補
償電流ソースＩ３□に対する訂正である。これを実行し
なければ、最下位の基準電流ソースは減少され得ない。

第５図において、Ｔ１・Ｔ２・Ｔ７がオン・Ｔ３．ＴＳ
・Ｔ６がオフ）Ｓ１２乃至Ｓ４２がオフの時、Ｔ４、Ｓ
ｏ乃至Ｓｌｌは、第９図に示されるように制御ロジック
により制御される。Ｉ３□＞　Ｔ　ｏである時、Ｔ５は
オンとなって１３□の真の値を訂正し、１３２は切り捨
て（ｒｏｕｎｄｏｆｆ）　　られてＤ（１２ビツトＤ／
Ａ）　Ｔ＋Ｄ　（Ａ３２）−Ｄ　（Ａ３３）となる。も
しＩ３□く■。ならば、実際の値はＤ（１２ビツトＤ／
Ａ）　ＴがらＤ（Ａ３３）を減算することにより直接得
られる。Ｉ３□の実際の値は、メモリーにＤ　（Ａ３４
）として格納される。

第４のステップは、１１乃至１３１の訂正である。

第４図において、ＴいＴ２がオン、Ｔ１、Ｔ４、Ｔ６が
オフである時、Ｔ５、Ｔ７およびＳｏ乃至Ｓｌｌは制御
ロジックＣＬにより制御される。

Ｅ　ｉ　　（’１　＜　ｉ　＜３１）の訂正においては
、Ｓ　（Ｌ１＋ｉ）がオン、５（１１＋ｉ）を除いてＳ
１１乃至Ｓ４２がオフとなる。第１０図に示されるよう
に、１３１＞１ｉであり、Ｔ７がオン、Ｔ、がオンの時
、真の値の相当ディジタル・コードはＩ　ｉ　＝Ｄ　（
Ａ３４）　十〇　（Ａ３３）　　−Ｄ　（１２ビツトＤ
／Ａ）”となる。Ｔ。

からのＩｉの偏差端部Ｅ　（Ｉ　ｉ）は１０００（１６
進数の１）およびＩｉ間の差の真の値に等しい。

この場合、１．は１２ビツトの２追加重サブＤＡＣの基
準電流入力であり、Ｉｏはｉ　ｏｏｏｏ　ｏｏｏｏ　ｏ
ｏｏ。

の如き２進デイジタル・コードにより置換することがで
き、あるいは１０００．、　（Ｉ　Ｏのディジタル・コ
ード）の如き１６進コードおよび１１のディジタル・コ
ードによって置換することができる。もし■３□＜Ｉｉ
でありＴ６、Ｔ７がオンであれば、真の値はＩ　ｉ　＝
Ｅ　（１３２）　＋Ｄ　（Ａ３４）　＋Ｄ　（Ａ３３）
−Ｄ（１２ビツトＤ／Ａ）”となる。いずれかのステッ
プｎの累積誤りはｎｌ＋＋−１ｉ（ｉ＜ｎ＜３２）とな
り、これは順次Ｄ　（Ａｎ）としてメモリーに格納され
る。例えば、Ｄ　（ＡＩ）＝Ｅ（Ｉｉ）の時、Ｄ　（Ａ
２）　＝Ｅ　（１２）　＋Ｄ　（Ａ　Ｉ）　、Ｄ　（Ａ
３１）　＝Ｅ　（１３１）　＋Ｄ　（Ａ３０）となる。

訂正モードが終了した後、正規動作が開始し得る。正規
動作においては、Ｄ／Ａコンバータは他のタイプのコン
バータと同様のディジタル・データを受は取る。本発明
の動作は、第１１図に示されている。第４図においては
、Ｔ、がオンであり、Ｔ１１Ｔ２、Ｔ６、Ｔ６、Ｔ７が
オフの時、Ｔ４およびＳ。乃至Ｓ４１は第１１図に示さ
れるように、制御ロジックＣＬにより制御される。下記
は事例である。

（Ａ）Ｄ　（Ａ４）＝　（＋０．２　１．、）の時、訂
正出力は４１．　　となることが予期されるが、セグメ
ントＤ／Ａの実際の出力値は３．８１．の出力を有する
。

（ａ）ディジタル入力の真の値が４．２Ｔｏである時、
ＳＡＲのシーケンスに対する第一順位の値４における誤
りは、アドレスＡ４からＤ　（Ａ４）＝（＋０．２１ａ
）であることが判る。演算ステップは下記の如くである
。

４．２＋Ｄ（Ａ４）　　±　４．２＋　　（十０．２）
＝４［最初のＳＡＲステップ におけるｍ子化された訂正値］＋０．４［以後のＳＡＲ
ステップに対する残り］−３，８”［Ｉｌ乃至Ｉｉｔの
セグメント出力］　＋　　０．４”　［１２ビツトＤ／
ＡからのＩ　＋１出力］ （ｂ）ディジタル入力の真の値が４．９Ｉｏである時、
ＳＡＲのシーケンス動作に対する第一順位の値４の誤り
は、アドレスＡ４からＤ　（Ａ４）＝０．２１０となる
ことが判る。実行ステップは下記の通り。

４．９＋Ｄ　（Ａ４）　＝　　４．９＋　（＋０．２）
＝　４［最初のＳＡＲステップ に対する正しい量子化された値］＋１．１［１，の次の
順位の量子化値１を越える残り］ ＝４＋Ｉｃ［補償電流］＋ （１，１−１ｃ） ［■ｏの次の順位の値より小 さい値を得るため残からＩｃが控除］ ＝３．８”［Ｉｌ乃至１３１からの セグメントＤ／Ａ出力］＋ＩＣ［７４オン−制御ロジッ
クにより制御］　＋　（１，１−Ｄ　（Ａ３２）　　［
１２ピッ１−Ｄ／Ａからの出力；　　Ｄ　（Ａ３２）は
格納されたＩｃ］ （Ｂ）Ｄ　（Ａ４）＝　（−０，２１，、）である時、
有意の量子化された値は４であると予期されるが、セグ
メントＤ／Ａの出力値は４．２１．である。

（ａ）真の入力ディジタル値が４．９ＩＯである時、４
の量子化値に対する誤りＤ　（Ａ４）はアドレスＡ４か
ら（−〇、２１．．）であることが判る。演算ステップ
は下記の通り。

４．９　＋　　Ｄ　（Ａ４）　＝４．９＋　（−０，２
）＝４［最初のＳＡＲステッ プに対する正しい量子化値］＋０．７［残り］＝４．２
”［Ｉｌ乃至Ｔ３１から のセグメントＤ／Ａ出力］　＋　　０．７’　［１２ビ
、、トＤ／Ａからの１１１出力］ （ｂ）ディジタル入力の真の値が４．１１．である時、
４の量子化値に対する誤りＤ　（Ａ４）はアドレスＡ４
から（−０，２１，）であることが判る。演算ステップ
は下記の通りである。

４．１＋Ｄ　（Ａ４）　＝４．１＋　（−０，２）＝４
［最初の順位の正しい 量子化値］ ＋　（−０，１）　　［負の残］ ＝３　［ｒ＋を含ますＴ４、Ｔ１、 Ｔ２を加算することにより残が負となる故に、１だけ減
少した最初の順位の量子化値］＋Ｉ　Ｃ［（−０，１）
が、２追加重ＤＡＣの出力、Ｔ。

にはなり得ない量子化値０より小さい故に必要な補償電
流、Ｉｏ小出力、量子化値１、即ち基準■。

から量子化値０、即ち基準値■０の範囲にある］＋　　
（ＣＩ＋　　　Ｉ　　ｃ）＋　　（０，１）　　Ｉｏ）
＝３　　［Ｉｉ乃至ＩｓｔからのセグメントＤ／Ａ出力
］＋Ｉｃ［７４オン、制御ロジックにより制御］＋（１
００ＯＨ−Ｄ　（Ａｌ）−Ｄ　　（Ａ３２）　　［１２
ビツトＤ／Ａからの出カニ　１００ＯＨは１の１６進数
である。　Ｄ　（Ａ３２）はＩｃを格納コ１０００Ｈ−
Ｄ　（Ａｌ）−Ｄ　（Ａ３２）が固定量であるため、こ
の量はＲＡＭに格納され、通常の動作速度を上げるため
呼び出すことができる。

【図面の簡単な説明】

第１図は３ビツト・セグメント構造の電流ソースを示す
回路図、第２図は本発明の訂正法を示す回路図、第３図
は２進加重基準電流ソースを示す回路図、第４図は正規
の作動状態におけるシステムの接続を示す回路図、第５
図は１６ビツトＤＡＣを示す基本回路図、第６図はサブ
ＤＡＣとしての２進加重電流ソースを示す回路図、第７
図は２つの演算増幅器とコンパレータを含む比較装置の
オフセット値が評価される状態を示す回路図、第８図は
補償基準電流が評価されてメモリーに格納される状態を
示す回路図、第９図は最下位桁に対する別の補償電流が
評価されてメモリーに格納される状態を示す回路図、第
１０図は異なる皿子レベルにおける誤りが評価されてメ
モリーに格納される状態を示す図、および第１１図は正
規の作動状態を示す回路図である。 （卦４名） ）■　　　　　司　　蜀

Claims (1)

1. 【特許請求の範囲】 １、高分解能を得るため誤り訂正機能を有する中程度の
   分解能のディジタル／アナログ・コンバータ（ＤＡＣ）
   を用いるディジタル／アナログ変換システムにおいて、 量子化された基準電流ソースと、 入力ディジタル・データにより制御されるセグメントＤ
   ＡＣと、 前記アナログ出力のそれぞれの誤りを得るために該セグ
   メントＤＡＣからの対応する電流と前記量子化基準電流
   ソースの各レベルを比較する比較手段と、 前記誤りをメモリーに格納する手段と、 通常の動作中アナログ出力の訂正を行うため前記誤りを
   読み出す手段と を設けてなることを特徴とするディジタル／アナログ変
   換システム。 ２、前記基準電流ソースが２進加重されていることを特
   徴とする請求項１記載のディジタル／アナログ変換シス
   テム。 ３、前記比較手段が上位のビットに対してのみ与えられ
   ることを特徴とする請求項１記載のディジタル／アナロ
   グ変換システム。 ４、前記ＤＡＣが、請求項２記載の前記基準電流ソース
   と類似する２進加重電流ソース からなりかつ前記セグメントＤＡＣと並列に接続される
   サブＤＡＣを有することを特徴とする請求項１記載のデ
   ィジタル／アナログ変換システム。 ５、前記比較手段が逐次近似法でシーケンスされること
   を特徴とする請求項１記載のディジタル／アナログ変換
   システム。 ６、前記セグメントＤＡＣの出力電流が第１の演算増幅
   器を介して第１の電圧に変換され、前記量子化基準電流
   ソースが、第２の演算増幅器を介して第２の電圧に変換
   され、 前記第１の電圧および第２の電圧が前記比較手段として
   働くコンパレータへ送られることを特徴とする請求項１
   記載のディジタル／アナログ変換システム。 ７、前記セグメントＤＡＣと前記サブＤＡＣとに平行な
   出力電流が、前記第１の演算増幅器を介して前記第１の
   電圧へ変換され、 固定電流が前記第２の演算増幅器を介して前記第２の電
   圧へ変換され、 前記第１の電圧および前記第２の電圧が、 前記比較手段としての前記コンパレータへ送られること
   を特徴とする請求項４記載のディジタル／アナログ変換
   システム。 ８、前記コンパレータが、（ａ）前記量子化基準電流ソ
   ースおよび前記セグメントＤＡＣに対する制御信号、お
   よび（ｂ）誤りデータを前記メモリーに格納のため出力
   することにより、前記逐次近似化の機能を行う制御ロジ
   ックに供給することを特徴とする請求項５記載のディジ
   タル／アナログ変換システム。 ９、前記第１の演算増幅器、前記第２の演算増幅器およ
   び前記コンパレータのオフセット電圧誤りが前記セグメ
   ントＤＡＣにより評価されて前記メモリーに格納される
   ことを特徴とする請求項５記載のディジタル／アナログ
   変換システム。 １０、前記量子化基準電流ソースが前記セグメントＤＡ
   Ｃからの対応する電流よりも小さい時は常に、補償電流
   ソースが、前記量子化基準電流に加算あるいは減算され
   るように接続されることにより、前記比較手段がゼロ交
   差することを許容することを特徴とする請求項１記載の
   ディジタル／アナログ変換システム。 １１、前記量子化基準電流ソースの最下位の量子レベル
   が前記セグメントＤＡＣの対応する電流よりも小さい時
   は常に、第２の補償電流が前記量子化基準電流に加算あ
   るいはこれから減算されるように接続されることにより
   、前記比較手段がゼロ交差することを許容することを特
   徴とする請求項８記載のディジタル／アナログ変換シス
   テム。 １２、前記補償電流が、全ての量子レベルの累計された
   全誤りから、請求項８に記載したオフセット電圧の誤り
   を差し引くことにより得られ、通常の動作において読み
   出すことができるよう前記メモリーに格納されることを
   特徴とする請求項９記載のディジタル／アナログ変換シ
   ステム。 １３、前記第２の補償電流が、前記第１の補償電流と、
   全ての量子レベルの累計された全誤りとの和から、請求
   項８に記載のオフセット電圧誤りを差し引くことにより
   得られ、通常の動作において読み出すことができるよう
   前記メモリーに格納されることを特徴とする請求項１０
   記載のディジタル／アナログ変換システム。