JPH02310786A - Microcomputer - Google Patents
MicrocomputerInfo
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- JPH02310786A JPH02310786A JP1133635A JP13363589A JPH02310786A JP H02310786 A JPH02310786 A JP H02310786A JP 1133635 A JP1133635 A JP 1133635A JP 13363589 A JP13363589 A JP 13363589A JP H02310786 A JPH02310786 A JP H02310786A
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- Microcomputers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に不揮発性の
読出し専用のメモリを内蔵したシングルチップマイクロ
コンピュータと呼ばれるマイクロコンピュータに関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microcomputer, and more particularly to a microcomputer called a single-chip microcomputer that has a built-in nonvolatile read-only memory.
近年、機器の小形化に伴い、必要とするメモリを同一デ
バイス上に集積し、実装面積を小さくできるシングルチ
ップマイクロコンピュータが、特に家電製品などの小形
システムで盛んに用いられるようになっている。In recent years, with the miniaturization of devices, single-chip microcomputers, which can integrate the necessary memory on the same device and reduce the mounting area, have been increasingly used, especially in small systems such as home appliances.
このシングルチップマイクロコンピュータに集積される
不揮発性の読出し専用メモリの種類も、当初のマスクR
,OMから発展して、FROM(プログラマブルROM
)、EPROM (紫外線消去可能PROM)’、EE
PROM <電気的消去可能FROM)まで各種の製品
が開発されている。The type of nonvolatile read-only memory integrated into this single-chip microcomputer also changed from the original mask R.
, evolving from OM, FROM (programmable ROM)
), EPROM (ultraviolet erasable PROM)', EE
Various products have been developed, including PROM (electrically erasable FROM).
これらの不揮発性メモリに対するプログラムの書込みは
、マスクROMを除きFROMライタと呼ばれる専用の
書込み器を用いて行われる。この書込みは、マイクロコ
ンピュータが外部に対してデータの授受を行う手段を有
している場合でも、それとは無関係に行うよう構成され
ている。従って、マイクロコンピュータを使用するシス
テム上で書込みを行うことはできないし、外部に対して
プログラムの読出しを行うこともできない。Programs are written to these nonvolatile memories, except for mask ROMs, using a dedicated writer called a FROM writer. Even if the microcomputer has a means for sending and receiving data to and from the outside, this writing is configured to be performed independently of the means. Therefore, writing cannot be performed on a system using a microcomputer, and programs cannot be read externally.
EEPROMを用いた場合には、ROMライタを用いず
にシステム上で書込みが行える製品もあるが、これはマ
イクロコンピュータ内の演算処理部で使用するデータに
とどまり、プログラムを書き込むことはできない。When using EEPROM, there are products that allow writing on the system without using a ROM writer, but this is limited to data used by the arithmetic processing section in the microcomputer, and programs cannot be written to it.
上述した従来のマイクロコンピュータでは、プログラム
の書込みをマイクロコンピュータを使用するシステム上
で行うことができないため、システム上でプログラムの
修正を行ったり、種々のプログラムを一つのマイクロコ
ンピュータに書き込んだプログラムを他のマイクロコン
ピュータに実行させるなどの処置ができない欠点がある
。With the conventional microcomputers mentioned above, it is not possible to write programs on the system that uses the microcomputer, so it is not possible to modify the program on the system, or to transfer programs written in one microcomputer to other programs. The disadvantage is that it cannot be executed by a microcomputer.
更に、最近はマイクロコンピュータの内部演算の処理速
度が向上しており、マイクロコンピュータ内で実現でき
る処理速度も、インサーキットエミュレータなどの組合
せ装置では実現できないという問題もでてきており、シ
ステム上でプログラムの書込みができるシングルチップ
マイクロコンピュータの実現が望まれている。Furthermore, recently, the processing speed of internal calculations of microcomputers has improved, and the problem has arisen that the processing speed that can be achieved within microcomputers cannot be achieved with combination devices such as in-circuit emulators. It is desired to realize a single-chip microcomputer that can write data.
本発明の目的は、上述の欠点を除去し、外部からもプロ
グラムの書込み及び読出しができるマイクロコンピュー
タを提供することである。An object of the present invention is to eliminate the above-mentioned drawbacks and to provide a microcomputer in which programs can be written and read from the outside.
本発明のマイクロコンピュータは、不揮発性の読出し専
用のメモリと演算処理部とが同一デバイス上に集積され
、外部から前記演算処理部にアクセス可能なマイクロコ
ンピュータにおいて、前記メモリと前記演算処理部との
間に設けられ前記メモリに対してアクセスする対象を外
部とするか内部の前記演算処理部とするかを選択する第
1のセレクタと、外部から前記マイクロコンピュータに
アクセスする際の入出力バスを前記演算処理部と接続す
るか前記第1のセレクタと接続するかを選択する第2の
セレクタと、前記第1のセレクタ及び第2のセレクタを
制御する制御信号の入力手段とを備えて構成されている
。The microcomputer of the present invention is a microcomputer in which a nonvolatile read-only memory and an arithmetic processing section are integrated on the same device, and the arithmetic processing section is accessible from the outside. a first selector provided in between for selecting whether the memory is to be accessed externally or to the internal arithmetic processing section; and an input/output bus for accessing the microcomputer from the outside. A second selector that selects whether to be connected to the arithmetic processing unit or the first selector, and a control signal input means for controlling the first selector and the second selector. There is.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の第1の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
第1図のマイクロコンピュータ1には、演算処理部(以
下CPUとする)2と、メモリ(EEPROM)11と
、CPU2とメモリ11との間に設けられたセレクタ(
第1のセレクタ)16と、入出力バスとCPU2との間
に設けられたセレクタ(第2のセレクタ)5と、セレク
タ5,16を制御するモード信号17の入力回路とが集
積されている。The microcomputer 1 in FIG. 1 includes an arithmetic processing unit (hereinafter referred to as CPU) 2, a memory (EEPROM) 11, and a selector (
A first selector) 16, a selector (second selector) 5 provided between the input/output bus and the CPU 2, and an input circuit for a mode signal 17 that controls the selectors 5 and 16 are integrated.
次にその動作につき説明する。まず、外部からモード信
号17により動作モードを指定する。通常モードが指定
された場合は、セレクタ5は外部アドレス・データバス
7との信号の授受をCP[J2に対してのみ行うように
バスを選択する。すなわち、アドレス・制御信号用バス
8はアドレス・制御信号用バス4を通してCPU2に接
続され、データバス6はデータバス3を通してCPU2
に接続される。Next, the operation will be explained. First, an operation mode is designated by a mode signal 17 from the outside. When the normal mode is designated, the selector 5 selects a bus so that signals are exchanged with the external address/data bus 7 only for CP[J2. That is, the address/control signal bus 8 is connected to the CPU 2 through the address/control signal bus 4, and the data bus 6 is connected to the CPU 2 through the data bus 3.
connected to.
同時にセレクタ16はメモリ11に対するアドレス・制
御信号用バス13をCPU2からのアドレス・制御信号
用バス15に、データバス12をC,PO2からのデー
タバス14に接続する。これにより、CPU2はメモリ
11にアクセスすることができ、更に外部とCPO2間
でもデータの授受カフ行える。At the same time, the selector 16 connects the address/control signal bus 13 for the memory 11 to the address/control signal bus 15 from the CPU 2, and connects the data bus 12 to the data bus 14 from C, PO2. Thereby, the CPU 2 can access the memory 11, and data can also be exchanged between the outside and the CPO 2.
次にメモリ11に対してマイクロコンピュータ外部から
アクセスする場合について説明する。まず、動作モード
をモード信号17によりメモリアクセスモードに設定す
る、このモードが指定されるとセレクタ5は外部アドレ
ス・データバス7をCPU2から切り離しセレクタ16
に接続する。Next, the case where the memory 11 is accessed from outside the microcomputer will be explained. First, the operation mode is set to memory access mode by the mode signal 17. When this mode is designated, the selector 5 disconnects the external address/data bus 7 from the CPU 2 and selects the selector 16.
Connect to.
これによりアドレス・制御信号用バス8はアドレス・制
御信号用バス10に、データバス6はデータバス9に接
続されることになる。同時にセレクタ16はCPU2を
メモリ11から切り離し、アドレス・制御信号用バス1
0をアドレス・制御信号用バス13に、データバス9を
データバス12に接続する。この結果、マイクロコンピ
ュータ1の外部からメモリ11に対して所定の制御に従
ってアクセスできるようになる。As a result, the address/control signal bus 8 is connected to the address/control signal bus 10, and the data bus 6 is connected to the data bus 9. At the same time, the selector 16 disconnects the CPU 2 from the memory 11 and connects the address/control signal bus 1.
0 to the address/control signal bus 13, and data bus 9 to the data bus 12. As a result, the memory 11 can be accessed from outside the microcomputer 1 according to predetermined control.
第2図は本発明の第2の実施例のブロック図である。第
1の実施例と異なる点は、第1の実施例ではモード信号
17が外部から与えられ、それに従って動作モードが一
つに確定したが、第2の実施例では常にどちらからでも
アクセスできるようになっていることである。FIG. 2 is a block diagram of a second embodiment of the invention. The difference from the first embodiment is that in the first embodiment, the mode signal 17 is given from the outside and one operation mode is determined accordingly, but in the second embodiment, access is always possible from either side. This is what is happening.
そのためアクセス調整部22が設けらている。For this purpose, an access adjustment section 22 is provided.
アクセス調整部22は、一方からアクセスが行われてい
る場合に、他方にビジー信号を出して重複を避けるよう
に調整する。メモリ11に対するアクセスは、ビジー信
号が出ていないときにアクセス要求をアクセス調整部2
2に発行することにより可能となる。外部からのアクセ
ス要求に対応するのがビジー信号20とアクセス要求信
号21であり、CPU2からの要求に対応するのがビジ
ー信号19とアクセス要求信号18である。これらのア
クセス要求信号に基づいて、アクセス調整部22はモー
ド信号23をセレクタ5に、モード信号24をセレクタ
16に送出して接続を制御し、とジー信号をアクセスし
ていない側に発行する。When access is being made from one side, the access adjustment unit 22 issues a busy signal to the other side to avoid duplication. To access the memory 11, an access request is sent to the access adjustment unit 2 when a busy signal is not output.
This becomes possible by issuing the document in 2. A busy signal 20 and an access request signal 21 correspond to access requests from the outside, and a busy signal 19 and an access request signal 18 correspond to requests from the CPU 2. Based on these access request signals, the access adjustment unit 22 sends a mode signal 23 to the selector 5 and a mode signal 24 to the selector 16 to control the connection, and issues a G signal to the side that is not accessing.
それ以後の動作については第1の実施例と同じである。The subsequent operations are the same as in the first embodiment.
以上説明したように、本発明は、マイクロコンピュータ
の内部にセレクタを有し、内蔵する不揮発性の読出し専
用のメモリに対して外部からプログラムの書込み及び読
出しが行えるので、システムに実装した状態でプログラ
ムの内容を参照したり変更したりできる効果がある。As explained above, the present invention has a selector inside the microcomputer and can write and read programs from the outside into the built-in non-volatile read-only memory. It has the effect of allowing you to refer to and change the contents.
図面の簡単な説明
第1図は本発明の第1の実施例のブロック図、第2図は
第2の実施例のブロック図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a first embodiment of the present invention, and FIG. 2 is a block diagram of a second embodiment.
1.1a・・・・・・マイクロコンピュータ、2・・・
・・・演算処理部(CPU)、3,6,9,12.14
・・・・・・データバス、4,8,10.13.15・
・・・・・アドレス・制御信号用バス、5,16・・・
・・・セレクタ、7・・・・・・外部アドレス・データ
バス、11・・・・・・メモリ、17,23.24・−
・・・・モード信号、18.21・・・・・・アクセス
要求信号、19.20・・・・・・ビジー信号、22・
・・・・・アクセス調整部、。1.1a...Microcomputer, 2...
... Arithmetic processing unit (CPU), 3, 6, 9, 12.14
・・・・・・Data bus, 4, 8, 10.13.15・
... Address/control signal bus, 5, 16...
...Selector, 7...External address/data bus, 11...Memory, 17, 23.24...-
...Mode signal, 18.21...Access request signal, 19.20...Busy signal, 22.
...Access Coordination Department.
Claims (1)
バイス上に集積され、外部から前記演算処理部にアクセ
ス可能なマイクロコンピュータにおいて、前記メモリと
前記演算処理部との間に設けられ前記メモリに対してア
クセスする対象を外部とするか内部の前記演算処理部と
するかを選択する第1のセレクタと、外部から前記マイ
クロコンピュータにアクセスする際の入出力バスを前記
演算処理部と接続するか前記第1のセレクタと接続する
かを選択する第2のセレクタと、前記第1のセレクタ及
び第2のセレクタを制御する制御信号の入力手段とを備
えたことを特徴とするマイクロコンピュータ。In a microcomputer in which a nonvolatile read-only memory and an arithmetic processing section are integrated on the same device, and the arithmetic processing section is accessible from the outside, a microcomputer is provided between the memory and the arithmetic processing section, a first selector for selecting whether to access the external or internal arithmetic processing unit; and a first selector for selecting whether to access the microcomputer from the outside or to connect the input/output bus to the arithmetic processing unit. A microcomputer comprising: a second selector for selecting whether to be connected to the first selector; and a control signal input means for controlling the first selector and the second selector.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1133635A JPH02310786A (en) | 1989-05-26 | 1989-05-26 | Microcomputer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1133635A JPH02310786A (en) | 1989-05-26 | 1989-05-26 | Microcomputer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02310786A true JPH02310786A (en) | 1990-12-26 |
Family
ID=15109431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1133635A Pending JPH02310786A (en) | 1989-05-26 | 1989-05-26 | Microcomputer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02310786A (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06150024A (en) * | 1992-11-10 | 1994-05-31 | Nec Corp | Microcomputer |
EP0881578A2 (en) * | 1997-05-29 | 1998-12-02 | Nec Corporation | Microcomputer |
US6026020A (en) * | 1992-03-17 | 2000-02-15 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6119211A (en) * | 1996-08-26 | 2000-09-12 | Nec Corporation | Circuit for controlling writing data into memory and allowing concurrent reset generation and writing data operation |
US6305633B1 (en) | 1999-04-09 | 2001-10-23 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Webbing take-up device |
US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
-
1989
- 1989-05-26 JP JP1133635A patent/JPH02310786A/en active Pending
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6400609B1 (en) | 1992-03-17 | 2002-06-04 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6999350B2 (en) | 1992-03-17 | 2006-02-14 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US7505329B2 (en) | 1992-03-17 | 2009-03-17 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6493271B2 (en) | 1992-03-17 | 2002-12-10 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6130836A (en) * | 1992-03-17 | 2000-10-10 | Hitachi, Ltd. | Semiconductor IC device having a control register for designating memory blocks for erasure |
US6166953A (en) * | 1992-03-17 | 2000-12-26 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6181598B1 (en) | 1992-03-17 | 2001-01-30 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory |
US7295476B2 (en) | 1992-03-17 | 2007-11-13 | Renesas Technology Corp. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6335879B1 (en) | 1992-03-17 | 2002-01-01 | Hitachi, Ltd. | Method of erasing and programming a flash memory in a single-chip microcomputer having a processing unit and memory |
US6026020A (en) * | 1992-03-17 | 2000-02-15 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US7184321B2 (en) | 1992-03-17 | 2007-02-27 | Hitachi Ulsi Systems Co., Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
US6064593A (en) * | 1992-03-17 | 2000-05-16 | Hitachi, Ltd. | Semiconductor integrated circuit device having an electrically erasable and programmable nonvolatile memory and a built-in processing unit |
US6690603B2 (en) | 1992-03-17 | 2004-02-10 | Hitachi, Ltd. | Microcomputer including a flash memory that is two-way programmable |
US6804152B2 (en) | 1992-03-17 | 2004-10-12 | Renesas Technology Corp. | Method for manufacturing a printed board on which a semiconductor device having two modes is mounted |
US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
JPH06150024A (en) * | 1992-11-10 | 1994-05-31 | Nec Corp | Microcomputer |
US6119211A (en) * | 1996-08-26 | 2000-09-12 | Nec Corporation | Circuit for controlling writing data into memory and allowing concurrent reset generation and writing data operation |
EP0881578A2 (en) * | 1997-05-29 | 1998-12-02 | Nec Corporation | Microcomputer |
EP0881578A3 (en) * | 1997-05-29 | 2005-12-14 | NEC Electronics Corporation | Microcomputer |
US6305633B1 (en) | 1999-04-09 | 2001-10-23 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Webbing take-up device |
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