JPH02301321A - Integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、入力端子にプルダウン抵抗あるいはプルアッ
プ抵抗を内蔵した集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to an integrated circuit having a built-in pull-down resistor or pull-up resistor in its input terminal.
（ロ）従来の技術
従来、ワンチップマイクロフンピユータやロジック回路
等の集積回路に於いては、入力端子にプルダウン抵抗や
プルアップ抵抗の設けられたものがある。(B) Prior Art Conventionally, some integrated circuits such as one-chip microcontrollers and logic circuits have input terminals provided with pull-down resistors and pull-up resistors.
第３図はプルダウン抵抗の設けられた集積回路の一部分
であり、入力端子（１）は入力インバータ（２）のゲー
トに接続され、入力端子（１）と接地間にはプルダウン
抵抗として作用するＮチャンネル型のＭＯＳ）ランジス
タ（３）が設けられる。このＭＯＳトランジスタ（３）
はエンハンスメント型であり、ゲートが電源ｖｌ、Ｄに
接続され、サブストレート（バックゲート）が接地に接
続されている。通常、プルダウン抵抗は、入力信号が無
いとき、入力インバータ（２）のゲート電圧がフローテ
ィングになることを防ぐために設けられるのであり、高
抵抗が使用される。従って、ＭＯＳトランジスタ。Figure 3 shows a part of an integrated circuit provided with a pull-down resistor, the input terminal (1) is connected to the gate of the input inverter (2), and the N A channel type MOS transistor (3) is provided. This MOS transistor (3)
is an enhancement type, and its gate is connected to power supplies vl and D, and its substrate (back gate) is connected to ground. Usually, the pull-down resistor is provided to prevent the gate voltage of the input inverter (2) from floating when there is no input signal, and a high resistor is used. Therefore, MOS transistor.
（３）は、オン抵抗が高くなるようにチャンネル長とチ
ャンネル幅が決められている。In (3), the channel length and channel width are determined so that the on-resistance is high.
（ハ）発明が解決しようとする課題
しかしながら、第３図に示された従来のプルダウン用の
ＭＯＳトランジスタ（３）の場合には、電源電圧ｖａｎ
が変化すると抵抗値が変動してしまう。その結果、入力
端子（１）に“Ｈ”レベルの信号を印加したときに、そ
の信号を印加する装置や素子の出力インピーダンスとの
関係で、入力インバータ（２）のゲート電圧が変動し、
誤動作する場合があった。(c) Problems to be Solved by the Invention However, in the case of the conventional pull-down MOS transistor (3) shown in FIG.
When the resistance changes, the resistance value changes. As a result, when an "H" level signal is applied to the input terminal (1), the gate voltage of the input inverter (2) fluctuates in relation to the output impedance of the device or element that applies the signal.
There were cases where it malfunctioned.
（ニ）課題を解決するための手段
本発明は、上述した点に鑑みて創作されたものであり、
プルダウン抵抗（又はプルアップ抵抗）として作用する
ＭｏＳトランジスタと、電源と接地間に直列接続された
第１及び第２の抵抗体とを備え、第１及び第２の抵抗体
で分割された電圧をＭＯＳトランジスタのバックゲート
バイアス電圧として印加することで、電源電圧の変動に
よってプルダウン抵抗（又はプルアップ抵抗）の抵抗値
が変動することを減少するものである。(d) Means for solving the problems The present invention was created in view of the above points,
It includes a MoS transistor that acts as a pull-down resistor (or pull-up resistor), and first and second resistors connected in series between a power supply and ground, and receives a voltage divided by the first and second resistors. By applying it as the back gate bias voltage of the MOS transistor, it is possible to reduce fluctuations in the resistance value of the pull-down resistor (or pull-up resistor) due to fluctuations in the power supply voltage.
更に、第１と第２の抵抗体と直列接続された第２（７）
ＭＯＳトランジスタと、入力端子に入力が接続され第２
のＭＯＳトランジスタを制御するインバータとを備え、
第１及び第２の抵抗体に流れる貫通電流を制御して消費
電流の防止を図ったものである。Furthermore, a second resistor (7) connected in series with the first and second resistors.
The input is connected to the MOS transistor and the input terminal and the second
and an inverter that controls the MOS transistors.
This is intended to prevent current consumption by controlling the through current flowing through the first and second resistors.
（ホ）作用
上述の手段によれば、電源電圧ＶＤＤが変動すると、第
１及び第２の抵抗体によって分割された電圧も変動する
ため、ＭＯＳトランジスタのバックゲートバイアス電圧
の変動によるスレッショルドが変動することになる。(E) Effect According to the above means, when the power supply voltage VDD fluctuates, the voltage divided by the first and second resistors also fluctuates, so the threshold changes due to fluctuations in the back gate bias voltage of the MOS transistor. It turns out.
従って、電源電圧Ｖ。が高くなるとスレッショルド電圧
も高くなるため、ＭＯＳトランジスタのオン抵抗が低下
するのが防止され、逆に電源電圧Ｖｔ１ｌｌが低くなる
とＭＯＳトランジスタのオン抵抗が高くなるのが防止さ
れる。Therefore, the power supply voltage V. As Vt1ll increases, the threshold voltage also increases, so that the on-resistance of the MOS transistor is prevented from decreasing, and conversely, when the power supply voltage Vt1ll decreases, the on-resistance of the MOS transistor is prevented from increasing.
また、入力端子に所定のレベルの信号が印加されたとき
のみ、第２のＭＯＳトランジスタをオンして、第１及び
第２の抵抗体によってバックゲートバイアス電圧を発生
させる。Further, only when a signal of a predetermined level is applied to the input terminal, the second MOS transistor is turned on, and a back gate bias voltage is generated by the first and second resistors.
（へ）実施例
第１図は本発明の実施例を示す回路図であり、プルダウ
ン抵抗内蔵の入力回路部である０図において、（４）は
入力端子であり、外部から集積回路に入力すべき信号が
印加される。（５）はＣ−Ｍｏ８で構成された入力イン
バータであり、入力端子（４〉にゲートが接続され、出
力は集積回路の内部に導入される。（６）はプルダウン
抵抗として作用するＮチャンネル型のＭＯＳトランジス
タであり、入力端子（４）と接地間にドレインとソース
が接続され、ゲートは電源ｖＤＤに接続される。（７）
及び（８）は、第１の抵抗体と第２の抵抗体であり、電
源ｖＤＤと接地間に直列接続され、第１の抵抗体（７）
と第２の抵抗体（８）の接続点はＭＯＳトランジスタ（
６〉のバックゲート（サブストレート）に接続されてい
る。この第１の抵抗体（７）及び第２の抵抗体（８）は
、拡散抵抗あるいはポリシリ抵抗によって比較的高抵抗
に形成され、大きな貫通電流が流れないように設定され
る。(F) Embodiment Figure 1 is a circuit diagram showing an embodiment of the present invention. In Figure 0, which is an input circuit section with a built-in pull-down resistor, (4) is an input terminal, which is used to input input from the outside to the integrated circuit. A power signal is applied. (5) is an input inverter composed of C-Mo8, the gate is connected to the input terminal (4〉), and the output is introduced into the integrated circuit. (6) is an N-channel type that acts as a pull-down resistor. The drain and source are connected between the input terminal (4) and the ground, and the gate is connected to the power supply vDD. (7)
and (8) are a first resistor and a second resistor, which are connected in series between the power supply vDD and the ground, and the first resistor (7)
The connection point between the and second resistor (8) is a MOS transistor (
6> is connected to the back gate (substrate). The first resistor (7) and the second resistor (8) are formed with a relatively high resistance using a diffused resistor or a polysilicon resistor, and are set so that a large through current does not flow therein.
ＭＯＳトランジスタ（６）は、Ｎ型半導体基板を使用し
た場合には、半導体基板内に他のＭＯＳトランジスタと
は独立して設けられたｐ −ｗｅｌｌ内に形成され、こ
のＰ−、ｗｅｌｌが第１の抵抗体（７）と第２の抵抗体
（８）の接続点に接続される。従って、第１の抵抗体（
７）と第２の抵抗体（８）によって電源電圧Ｖｆ）Ｄが
分割され、その電圧がバックゲートバイアスとしてＰ−
ｗｅｌｌに印加される。ＭＯＳトランジスタ（６）はバ
ックゲートバイアスが印加されるとスレッショルド電圧
が大きくなる。When an N-type semiconductor substrate is used, the MOS transistor (6) is formed in a p-well provided in the semiconductor substrate independently of other MOS transistors, and this P-well is the first It is connected to the connection point between the resistor (7) and the second resistor (8). Therefore, the first resistor (
7) and the second resistor (8), the power supply voltage Vf)D is divided, and the resulting voltage is used as the back gate bias P-
applied to the well. The threshold voltage of the MOS transistor (6) increases when a back gate bias is applied.
第１図の実施例によれば、電源電圧ｖＤＤが高くなると
Ｍｏ３）ランジスタ（６）のゲート−ソース間電圧Ｖ。According to the embodiment of FIG. 1, when the power supply voltage vDD increases, the gate-source voltage V of the Mo3) transistor (6) increases.
が大きくなり、Ｍｏ５）ランジスタ（６）のオン抵抗が
低くなる方向に働くが、バックゲートバイアス電圧も第
１の抵抗体（７）と第２の抵抗体（８）の抵抗値の比に
応じて高くなるため、ＭＯＳトランジスタ（６）のスレ
ッショルド電圧か大きくなるためにオン抵抗が高くなる
方向に働く、よって、第１の抵抗体（７）と第２の抵抗
体（８）の比をＭＯＳ）ランジスタ（６）の特性に応じ
て設定することにより、全体としてＭＯＳ）ランジスタ
（６）のオン抵抗の変動を防ぐことができる。電源電圧
ＶＤ、、が低下した場合には上述と逆の作用によりオン
抵抗の変動が防止できる。increases, working in the direction of lowering the on-resistance of the Mo5) transistor (6), but the back gate bias voltage also depends on the ratio of the resistance values of the first resistor (7) and the second resistor (8). As the threshold voltage of the MOS transistor (6) increases, the on-resistance increases. Therefore, the ratio of the first resistor (7) and the second resistor (8) is ) By setting according to the characteristics of the transistor (6), it is possible to prevent fluctuations in the on-resistance of the MOS transistor (6) as a whole. When the power supply voltage VD, , decreases, fluctuations in the on-resistance can be prevented by the opposite effect to that described above.
第２図は、本発明の他の実施例を示す回路図であり、第
１図と同一部分については同一図番を付して説明を省く
０図において、（９）は、第１の抵抗体（７）と第２の
抵抗体（８）と直列に、且つ、電源Ｖ ＤＤとの間に設
けられたＰチャンネル型のＭＯＳトランジスタであり、
第１の抵抗体（７）及び第２の抵抗体（８）に流れる電
流を制御するためのスイッチとして働く。〈１０）は入
力端子（４）に入力が接続され、出力がＭＯＳ）ランジ
スタ（９）のゲートに接続されたＣ−ＭＯＳインバータ
であり、このインバータ（１０）のスレッショルド電圧
は、入力インバータ（５）のスレッショルド電圧より十
分小さく設定されている。FIG. 2 is a circuit diagram showing another embodiment of the present invention. In FIG. 0, parts that are the same as those in FIG. A P-channel MOS transistor provided in series with the body (7) and the second resistor (8) and between the power supply VDD,
It functions as a switch for controlling the current flowing through the first resistor (7) and the second resistor (8). <10) is a C-MOS inverter whose input is connected to the input terminal (4) and whose output is connected to the gate of the MOS transistor (9), and the threshold voltage of this inverter (10) is the same as that of the input inverter (5). ) is set sufficiently lower than the threshold voltage.
第２図において、入力端子（４）に“ＨＩＩレベル（ｖ
０レベル）の信号が印加されると、インバータ（１０）
の出力は“Ｌ′ルベル（接地レベル）になり、ＭＯＳト
ランジスタ（９）がオンとなる。これにより、第１の抵
抗体く７）及び第２の抵抗体（８）に電流が流れ、第１
図に示した実施例と同様にＭＯＳトランジスタ（６）に
バックゲートバイアスが印加される。従って、この状態
では電源電圧■。。のＲ動に対してＭＯＳ）ランジスタ
（６）のオン抵抗の変動が防止される。一方、入力端子
（４）に信号が印加きれなくなると、ＭＯＳトランジス
タ（６）によって入力端子（４）の電圧は接地レベルに
引き下げられる。このとき、インバータ（１０）のスレ
ッショルド電圧より低くなると、インバータ（１０）の
出力は′Ｈ”レベルとなるため、ＭＯＳトランジスタ（
９）はオフし、第１の抵抗体（７）及び第２の抵抗体（
８）に電流が流れなくなる。この状態では、ＭＯＳトラ
ンジスタ（６）のバックゲートバイアスは第２の抵抗体
（８）によって接地レベルに引き下げられ、ＭＯＳトラ
ンジスタ（６）は従来と同様にｔｆＪ、電圧Ｖ０の変動
によってオン抵抗の変動が生じるが、入力信号が印加さ
れていない状態であるから何ら問題はない、更に、この
状態では第１の抵抗体（７）及び第２の抵抗体（８）に
電流が流れないので消費電力を減少することができる。In Fig. 2, the input terminal (4) is connected to “HII level (v
When a signal of 0 level) is applied, the inverter (10)
The output becomes "L' level (ground level), and the MOS transistor (9) turns on. As a result, current flows through the first resistor (7) and the second resistor (8), and the 1
As in the embodiment shown in the figure, a back gate bias is applied to the MOS transistor (6). Therefore, in this state, the power supply voltage is ■. . This prevents fluctuations in the on-resistance of the MOS transistor (6) due to the R movement of the MOS transistor (6). On the other hand, when the signal can no longer be applied to the input terminal (4), the voltage at the input terminal (4) is lowered to the ground level by the MOS transistor (6). At this time, when the voltage becomes lower than the threshold voltage of the inverter (10), the output of the inverter (10) becomes 'H' level, so the MOS transistor (
9) is turned off, and the first resistor (7) and the second resistor (
8) Current no longer flows. In this state, the back gate bias of the MOS transistor (6) is lowered to the ground level by the second resistor (8), and the on-resistance of the MOS transistor (6) changes due to changes in tfJ and voltage V0, as in the conventional case. However, since no input signal is applied, there is no problem. Furthermore, in this state, no current flows through the first resistor (7) and the second resistor (8), so the power consumption is reduced. can be reduced.
尚、第１図及び第２図に示した実施例は、Ｎチャンネル
ＭＯＳトランジスタ（６）を使用したプルアップ抵抗の
場合であるが、ＰチャンネルＭＯＳトランジスタを使用
したプルアップ抵抗の場合も同様に構成することができ
る。The embodiment shown in FIGS. 1 and 2 is for a pull-up resistor using an N-channel MOS transistor (6), but the same applies to a pull-up resistor using a P-channel MOS transistor. Can be configured.
（ト）発明の効果
上述の如く本発明によれば、ＭＯＳトランジスタによっ
てプルダウンあるいはプルアップ抵抗を構成した際に、
電源電圧の変動で抵抗値が変動することが防止され、信
頼性の高い集積回路を得ることができる。(G) Effects of the Invention According to the present invention, as described above, when a pull-down or pull-up resistor is configured with a MOS transistor,
It is possible to prevent the resistance value from changing due to changes in the power supply voltage, and to obtain a highly reliable integrated circuit.
第１図は本発明の実施例を示す回路図、第２図は本発明
の他の実施例を示す回路図、第３図は従来例を示す回路
図である。
（４）・・・入力端子、（５）・・・入力インバータ、
（６）・・・ＭＯＳトランジスタ、（７）・・・第１の
抵抗体、 （８）・・・第２の抵抗体、 （９）・・・
ＭＯＳトランジスタ、（１０）・・・インバータ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing another embodiment of the invention, and FIG. 3 is a circuit diagram showing a conventional example. (4)...Input terminal, (5)...Input inverter,
(6)...MOS transistor, (7)...first resistor, (8)...second resistor, (9)...
MOS transistor, (10)...inverter.
Claims (2)
抵抗（又はプルアップ抵抗）として作用するＭＯＳトラ
ンジスタと、 電源と接地間に直列接続された第１及び第２の抵抗体と
、 を備え、前記第１及び第２の抵抗体によって分割された
電圧を前記ＭＯＳトランジスタのバックゲートバイアス
電圧として印加することを特徴とする集積回路。(1) An input terminal for inputting signals from the outside, a MOS transistor connected between the input terminal and the ground (or power supply) and acting as a pull-down resistor (or pull-up resistor), and a series connection between the power supply and the ground. an integrated circuit comprising: first and second resistors, the voltage being divided by the first and second resistors being applied as a back gate bias voltage of the MOS transistor.
のＭＯＳトランジスタと、 前記入力端子に入力が接続され、前記第２のＭＯＳトラ
ンジスタを制御するインバータと を設けたことを特徴とする請求項第１項記載の集積回路
。(2) a second resistor connected in series with the first and second resistors;
2. The integrated circuit according to claim 1, further comprising: a MOS transistor; and an inverter having an input connected to the input terminal and controlling the second MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122359A JPH02301321A (en) | 1989-05-16 | 1989-05-16 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122359A JPH02301321A (en) | 1989-05-16 | 1989-05-16 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02301321A true JPH02301321A (en) | 1990-12-13 |
Family
ID=14833943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1122359A Pending JPH02301321A (en) | 1989-05-16 | 1989-05-16 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02301321A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2852054A1 (en) * | 2013-08-28 | 2015-03-25 | Analog Devices, Inc. | High speed amplifier |
| US9276532B2 (en) | 2013-08-28 | 2016-03-01 | Analog Devices, Inc. | High speed amplifier |
-
1989
- 1989-05-16 JP JP1122359A patent/JPH02301321A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2852054A1 (en) * | 2013-08-28 | 2015-03-25 | Analog Devices, Inc. | High speed amplifier |
| US9276532B2 (en) | 2013-08-28 | 2016-03-01 | Analog Devices, Inc. | High speed amplifier |
| US9276534B2 (en) | 2013-08-28 | 2016-03-01 | Analog Devices, Inc. | High speed amplifier |
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