JPH0229816A - 選択的にクリア可能なメモリセルを備えたメモリ - Google Patents

選択的にクリア可能なメモリセルを備えたメモリ

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JPH0229816A
JPH0229816A JP1125458A JP12545889A JPH0229816A JP H0229816 A JPH0229816 A JP H0229816A JP 1125458 A JP1125458 A JP 1125458A JP 12545889 A JP12545889 A JP 12545889A JP H0229816 A JPH0229816 A JP H0229816A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般にメモリに関するものであり、さらに詳
細には、選択された１つのＩ／Ｏをクリアすることので
きる多重Ｉ１０付ＳＲＡＭに関する。
従来の技術 キャシュメモリの市場は、高性能３２ビツトマイクロプ
ロセツサの出現とともに急速に拡大している。キャシュ
メモリは、一般にはＣＰＵと主メモリの間に挿入される
小さいが高速のメモリブロックである。ＣＰＵは、所望
のデータと命令がキャシュメモリの中にあることが判明
したときにそのデータと命令をキャシュメモリからフェ
ッチする。
キャッシュメモリは主メモリよりも約１０倍高速である
ため、キャッシュメモリにアクセスするとＣＰＵと主メ
モリの間の速度の差がかなり小さくなる。
キャッシュメモリの構成によると、通常は、主メモリと
キャッシュメモリが同じサイズのページに分割されてい
る。主メモリから要求されるページがまず最初にキャッ
シュメモリに転送され、ＣＰＵがデータと命令をキャッ
シュメモリからフェッチすることによってプログラムの
実行が開始される。実行される命令、またはフェッチさ
れるデータのアドレスがキャッシュメモリの中にない（
すなわちミスである）場合には、主メモリから適当なペ
ージがキャッシュメモリに転送される。
アドレスがキャッシュメモリの中にある（すなわちヒツ
トである）場合には、キャッシュメモリからの命令の実
行が続けられる。キャッシュメモリを利用してデータを
主メモリのロケーションに書き込む１つの方法によると
、各キャッシュページに対応するタグが必要とされる。
タグは、メモリへの書き込み操作によってページが変化
・したかどうかを示す。ページが変化していない場合に
は、そのページが揄てられて、要求される別のページが
キャッシュメモリに入れられる。キャッシュメモリー主
メモリの命令を管理するためには、ある種の仮想メモリ
制御の構成が必要とされる。
キャッシュメモリは、マイクロプロセッサから出力され
た各アドレスをタグと比較してヒツトしているかどうか
を判定しているため、このタグの完全性を維持して無効
なヒツトが起こらないようにすることが重要である。タ
グには最初はビットのランダムなシーケンスが記憶され
ているため、無効なヒツトが発生することがあるのは、
例えばシステムに電力を投入する際である。タグの有効
性を判定するために、各タグの１つのビットを有効ビッ
トとする。この有効ビセトに対応するＩｌｏは、一般に
は、論理状態のハイを表す正電圧に接続されてふり、こ
のハイ状態は、有効ビットに書き込みがなされるときに
有効タグであることを示す。最初は、メモリ全体がフラ
ッシュクリアされてすべてのタグビットにそれぞれゼロ
が記憶され、その状態が、タグがアドレスキャッシュに
記憶されるときまで続く。タグがアドレスキャッシュに
記憶されるときには、論理状態「１」が、書き込まれる
タグの有効ビットに書き込まれる。アドレスされたタグ
のビットが論理状態の「１」であるかどうかを判定する
ことによって、ヒツトが存在しているかどうかを判定す
ることができる。
発明が解決しようとする課題 従来のシステムでは、キャッジニジステムにおいてアド
レスキャッシュとデータキャッシュの両方に利用される
メモリとしてはスタティック・ランダム・ナクセス・メ
モリ　（ＳＲＡＭ）が使用されていた。メモリ全体は、
システムへの電力投入時に様々な方法で各メモリロケー
ションにゼロを記憶させることによりクリアされた。１
つの方法によると、全メモリロケーションを順番にアド
レスし、そこに強制的にゼロを記憶させる必要がある。
別のシステムでは、全メモリロケーションが強制的にゼ
ロにされる。後者のシステムの１つの欠点は、すべての
メモリロケーションを論理状態「０」にすることのでき
るドライバが存在している必要のあることである。さら
に、ある種の相互接続が各メモリセルに必要とされるた
め、メモリアレイによって占有されるスペースが増加す
る。
一般に、各メモリセル列は、クリア機能のために、各メ
モリセルに対するインターフェイスとなる独立した導電
線を必要とする。すべてのメモリセルをクリアする必要
があるために、比較的大きな駆動用トランジスタが使用
される。いずれにせよ、１つのビットだけでキャッシュ
メモリに有効なタグの情報が存在しているかどうかを判
定するため、メモリ全体をクリアする必要はない。従っ
て、全部ではな（より少数、のメモリセルをクリアする
ことのできる従来よりも多目的のメモリが要請されてい
る。
課題を解決するための手段 ここに開示する本発明は、選択されたＩ／Ｏをクリアす
ることのできる多重Ｉ１０メモリに係る。
このメモリは、行と列の構成のメモリセルアレイを備え
ている。各・行には独立した１つの行アドレスによって
アクセスが可能であり、各列は所定の１１０グループに
配列されて、各列には所定のＩ／Ｏが対応している。メ
モリセルは、内部に記憶されている論理状態をクリア信
号が存在するとき強制的に第１の論理状態にすることが
できるようにされている。外部で発生したクリア信号が
、選択されたＩ／Ｏに対応するメモリセル列に選択的に
入力される。従って、選択されたＩ／Ｏに対応するメモ
リセル列のみがクリア信号が存在するとき強制的１巳第
１の論理状態にされる。
本発明の別の態様によると、モノリシック集積回路の形
態にされたメモリセルのい（つかを２つのメモリセル列
からなる対にしてグループ分けし、多対には同じＩｌｏ
と隣接した列のアドレスとを対応させる。各メモリセル
は、対の中の各メモリセル列に平行に隣接して配置され
た第１の共通導電線に接続されたクリア入力を備えてい
る。選択されたＩ／Ｏに対応するメモリセル列に対する
第１の導電線は、アレイに隣接して各メモリセル列の近
くに配置された第２の導電線に接続されている。この第
２の導電線は、外部で発生したクリア信号とのインター
フェイスである。第１と第２の導電線の分布容量を駆動
するためにドライバが設けられている。選択されたＩ／
Ｏに対応しない列に対応するメモリセルは、クリア信号
にではなくソース基準電圧に接続されている。従って、
これらメモリセルにはフラッシュクリア機能が与えられ
ない。
本発明のさらに別の態様によると、各メモリセルはスタ
ティックメモリセルで構成されている。
メモリセルは、交差接続された２つのＮチャネルＭＯ３
）ランジスタを備えており、これらトランジスタのドレ
インはそれぞれ第１と第２のセンスノードに接続されて
いる。交差接続された一方のトランジスタのソースはソ
ース基準電圧に接続されており、他方のトランジスタの
ソースはクリア入力に接続されている。第１と第２のセ
ンスノードは、プルアップ装置を介してそれぞれドレイ
ン電圧電源に接続されている。クリア入力の電圧がドレ
イン電源の電圧の値に上昇すると、メモリセルの論理状
態が強制的に論理状態「０」にされる。
クリア入力の電圧がソース基準電圧に強制的にされると
きには、メモリセルは正常動作する。
本発明とその利点をより完全に理解するため、添付の図
面を参照して以下に説明する。
実施例 第１図を参照すると、モノリシック集積回路の形態に製
造するのが好都合であり、しかも本発明のフラッシュク
リアの構成が利用されているＳＲＡＭのブロックダイヤ
グラムが示されている。このメモリは、複数の行と列に
配列された複数のスタティックメモリセル（図示せず）
からなるスタティックメモリセルアレイ１０で構成され
ている。
１つのメモリセル行は、ワード線バス１４に接続されて
いる複数のワード線１２のうちの１本をアクティブにす
ることによって選択される。ワード線バス１４は、行ア
ドレスバッファ１Ｂを介して送られる行アドレスをデコ
ードすることのできる行デコーダ１６の出力に接続され
ている。行デコードダ１６は互いに排他的な出力を備え
ており、１本のワード線１２を選択してアクティブにす
る。次に、アクティブにされたワード線に対応する行の
中のメモリセルがアクセスされ、その内容がビット線に
出力される。
メモリセルアレイ１０の中の各ビット線は列デコーダ２
０に接続されている。この列デコーダ２０の出力は、複
数の入／出力（Ｉｌｏ）データ線を含むバス２４を介し
てデータ入／出力（Ｌｌｏ）回路２２に接続されている
。列デコーダ２０は、列アドレスバッファ２６からの列
アドレスを受ける。この好ましい実施例では、列デコー
ダ２０を用いて、受信された各列アドレスに対して複数
のメモリセル列を選択することができ−る。アクセスさ
れた列に書き込むデータまたはこの列から読み出される
データはＮビットのワードを表す。従って、メモリセル
アレイＩＯは「Ｎを単位とした」アレイである。
メモリセルアレイ１０は、ドライバ回路３０の出力に接
続された制御線２８に対応するフラッシュクリア入力を
備えている。ドライバ回路３０は、入力がフラッシュク
リア制御信号を受けるように接続されている。メモリセ
ルアレイ１０においては、フラッシュクリア信号がドラ
イバ回路３０に入力されたときにこのメモリセルアレイ
の選択された列のすべてのメモリセルを論理状態０にプ
リセットすることができる。このとき、選択された列に
は１本の共通のＩ１０線が対応している。メモリセルア
レイのすべての列を同時にフラッシュクリアする必要が
ある構成と比較すると、メモリセルアレイ１０内の任意
のＩ１０線を選択的にクリアできる結果としてドライバ
回路３０に対する駆動要求が少なくなり、しかも、駆動
電流が少なくなることによりノイズレベルが対応して低
くなる。以下にさらに詳しい説明を行う。
次に第２図を参照すると、本発明のフラッシュクリアの
構成を利用したメモリセルアレイ１０のブロックダイヤ
グラムの一部分が示されている。−般に、集積回路のメ
モリセル列は、レイアウトに関する様々な考察、列デコ
ーダの構成などと整合性があるように配列されているた
め、列は対応するｒ１０線に対して必ずしもトポロジカ
ルに順番の位置に配置されている必要はない。すなわち
、所定の列アドレスに対応する列が必ずしも相互に物理
的に隣接している必要はない。
この好ましい実施例では、データピッ）ＤＢＯ〜ＤＢＮ
のうちの特定の１つに対応する列は物理的にグループ分
けされ、各データピッ）ＤＢＯ〜ＤＢＮには独立なＩ１
０線が関係付けられる。以下に説明するように、このよ
うにすることによって、選択されたデータビットに対応
するすべてのメモリセルを選択的にクリアすることが可
能である。この好ましい実施例では、ピッ）ＤＢＯの全
てが選択されたメモリセルとして指定されてフラッシニ
クリアされる。あとで説明する理由により、選択された
データビットに対してフラッシニタリアされるべきメモ
リセルに対応する列は、互いに対にして物理的に隣接さ
せた配置となっている。
多対は２つの隣接した列アドレス、例えば列０と列１を
表す。このようにすると、１本の制御線を用いて、クリ
アすべきメモリセルに対応する互いに隣接した２つの列
にパワーを供給することができる。
例えば、この好ましい実施例では、列アドレスＣ０ＬＯ
を用いて列０に対応するデータビットＤＢＯ〜ＤＢＨに
対するメモリセルにアクセスする。
同様に、列アドレスＣ０ＬＩを用いて列１に対応するデ
ータビット０ＳＯ１〜ＤＢＮに対するメモリセルにアク
セスする。列アドレスＣ０ＬＯに対応するデータビット
ＤＢＯに対するメモリセル列と列アドレ、＜Ｃ０ＬＩに
対応するデータビットＤＢＯに対するメモリセル列とは
物理的に互いに隣接した配置にされているため、フラッ
シュクリア信号に応答しで、１本の制御線を用いてそれ
ら対応するメモリセルをクリアすることができる。
第２図をさらに参照すると、列デコーダ２０は、Ｃ０Ｌ
Ｏ〜Ｃ０ＬＮと表示された複数の列アドレス線３２に出
力する。各列アドレス線３２には（Ｎ＋１）列のうちの
１つの列が対応し、各列アドレスにはデータピッ）ＤＢ
Ｏ〜ＤＢＮに対するメモリセルが対応する。従って、１
つのメモリセル行にアクセスするときに、列アドレスが
入力されると、アクセスされた行に対するデータビット
ＤＢＯ〜ＤＢＮがデータバス２４に出力される。
メモリセル列は対３４になって配置されており、多対３
４は、データビットＤＢＯ〜ＤＢＮのうちの所定の１つ
に対する２つの隣接した列アドレスを表す。対３４はバ
ンク３６の構成にされており、各バンクは、隣接した２
つの列アドレスに対するすべてのメモリセル列を表す。
例えば、メモリセルアレイ１０の第１のバンク３６では
、第１の対３４が、隣接した列アドレスＣ０ＬＯとＣ０
ＬＩに対するピッ）ＤＢＯに対応している。次の隣接し
た対３４は、隣接した列アドレスＣ０ＬＯとＣ０ＬＩに
対するデータビットＤＢＩに対応している。第１のバン
ク３６の最後の対３４は、列アドレスＣ０ＬＯとＣ０Ｌ
１に対するデータピッ）ＤＢＮに対応している。
隣接した次のバンク３６は、隣接した列アドレスＣ０Ｌ
２とＣ０Ｌ３に対するデータビットＤＢＯ〜ＤＢＮのす
べてに対応している。最後のバンク３６は、隣接した列
アドレスＣＯＬ　（Ｎ−１）とＣ０ＬＮに対するデータ
ピッ）ＤＢＯ−ＤＢＮのすべてに対応している。
各バンク３６のデータビットＤＢＯに対するメモリセル
に対応する多対３４は、フラッシュクリア制御線２８に
接続された制御線３８を備えている。制御線３８は、ド
ライノ１回路３０を介してフラッシュクリア信号に相互
接続され、各バンクと各列アドレスのビットＤＢＯに対
応するメモリセルをすべてクリアする。しかし、特定の
データビットに対応するメモリセルを７ラフシニクリア
する目的で、任意の対３４をフラッシュクリア制御線２
８に接続できることを理解しておく必要がある。このよ
うにすると、データビットＤＢＯ〜ＤＢＨのうちから選
択されたクリアすべきデータビットに対応するすべての
列を選択することができる。さらに、別の実施例では、
このようにすると、特定の列アドレスと、クリアすべき
データビットＤＢＯ〜ＤＢＮに対応するメモリセルを選
択することができる。
例えば、列アドレスＣ０ＬＯとＣＯＬ　１に対応する第
１のバンク３６を選択しで、これら２つの列アドレスに
対応する第１のデータビットＤＢＯに対するメモリセル
のみがクリアされるようにすることができる。ここでは
説明しないが、これは、単に、マスクを変更してアレイ
に隣接して延びる制御線２８から対３４の中の適当な端
子に飛ぶ必要のあるマスクにすることである。
バス２４の各Ｉ１０線は、複数のトランスファーゲート
４０のうちの１つを介して対応する列の出力に接続され
ている。各トランスファーゲートは、各１１０線と列出
力の間に接続されたソース−ドレイン経路を有するＮチ
ャネルトランジスタを備えている。各トランスファーゲ
ートのゲート端子は、列アドレス線３２のうちの対応す
る１本に接続されている。
次に第３図を参照すると、メモリセルアレイ１０の一部
の詳細な回路図が示されており、この図にはメモリセル
４２の相互接続線が描かれている。メモリセル４２は行
と列の配置にされて、各メモリセル４２が特定の列アド
レスロケーションおよび行アドレスロケーションをもつ
ようにされている。行アドレスに対応するワード線は図
示されていない。
図面を見やすくするため、列アドレスＣ０Ｌ２、Ｃ０Ｌ
３に対応するバンク３６の中にあって、Ｉｌｏ　０線に
対応する集合の中にある対３４が図示されている。さら
に、列アドレスＣ０Ｌ１とｌ１０Ｎ線の両方に対応する
メモリセル４２の列と、列アドレスＣ０Ｌ２とＩｌｏ　
１線の両方に対応するメモリセル４２の列が図示されて
いる。
各メモリセル４２には、非反転ビット線出力と反転ビッ
ト線出力が対応している。任意の対３４において、対向
するメモリセル４２の反転ビット線出力が物理的に互い
に隣接した位置に配置されており、他方、ビット線出力
はメモリセル４２の反対側に配置されていることに注意
されたい。このようにすることの理由はあとで述べる。
各メモリセル４２は、２本のＶ。入力線、すなわちメモ
リセル４２０反転ビット線の側のＶｓｓ入力線４４と、
メモリセル４２の非反転ビット線の側のＶ　Ｓ　ｍ入力
線４６に接続されている。
対３４の中の工１００線に対応するメモリセル４２に対
するＶｓｓ入力線４４は、信号ＣＬＫＶ、、が印加され
る制御線２８に接続されている。Ｉｌｏ　　１線〜Ｉ１
０．Ｎ線に対応する残りのメモリセル４２は、Ｖ　ｓ　
ｉ入力線４４に印加されるグラウンド基準電圧に接続さ
れている。全メモリセル４２のＶ。入力線４６のそれぞ
れは、このグラウンド基準電圧に接続されている二信号
ＣＬ　Ｋ　Ｖ、、は、この信号に接続されたメモリセル
をクリアするのに使用される。
本実施例ではＩｌｏ　　Ｏ線に対応するメモリセル４２
に対するＶ　ｔ　ｍ入力線４４だけが制御線２８と信号
ＣＬ　Ｋ　Ｖ、、に接続されているが、メモリセル４２
の列の任意の対３４を代わりに用いてＶ　ｓ　ｓ入力線
４４を選択的に信号ＣＬ　Ｋ　Ｖ、、に接続し、これら
列の中のメモリセルのフラッシュクリアを実現できるこ
とを理解しておく必要がある。
メモリセル４２の各ビット線出力は複数の非反転ビット
線４８のうちの１本に接続されており、各反転ビット線
出力は複数の反転ビット線５０のうちの１本に接続され
ている。各メモリセル列に対する非反転ビット線４８は
対応するマルチプレクサ（ＭＵＸ）５２に接続されてお
り、各反転ビット線５０は対応するマルチプレクサ５４
に接続されている。マルチプレクサ５２．５４は、それ
ぞれ、第２図のトランスファーゲート４０と同様のトラ
ンスファーゲートを備えている。バス２４の各Ｉ１０線
は、反転形と非反転形である。反転形のＩ１０線はマル
チプレクサ５４の出力に接続されており、非反転形の■
１０線はマルチプレクサ５２の出力に接続されている。
第３図のアーキテクチャかられかるように、メモリセル
列の１つの対３４に対する信号ＣＬＫＶ、。
に必要とされるのは１本の導電線だけである。この導電
線は異なる列アドレスを有する２つの列に対応しており
、両方の列は同一のＩ１０線に対応している。その結果
、各メモリセル列に信号ＣＬＫＶ、、を印加するための
独立した導電線を必要とすることなく、所定のＩ１０線
に対応するすべてのメモリセルを選択的にフラッシュク
リアすることができる。所定の行のメモリセルの方向を
変化させてメモリセル４２の隣接した列の反転ビット線
出力を互いに隣接させることにより、信号ＣＬＫＶ□を
受信するためのＶ。入力線４４を１つにすることができ
る。必要なのは、メモリセルが、非反転ビット線出力と
反転ビット線出力がこのメモリセルの互いに反対側に位
置するようなレイアウトにされていることである。
制御線２８は対応する分布容量を有する導電線であり、
分布したドライバを備えるドライバ回路３０によって駆
動される。複数のＣＭＯＳドライバ回路が設けられてい
る。各ドライバ回路は、Ｐチャネルトランジスタ４９と
Ｎチャネルトランジスタ５１が正の電源Ｖｃｃと基準電
圧Ｖ□またはグラウンドの間に相補的に接続された構成
として示されている。Ｎチャネルトランジスタ５１のド
レインは制御線２８に接続されている。ＣＭＯ３）ラン
ジスタドライバ回路はトランジスタ４９と５１で構成さ
れており、制御線２８に沿って分布している。このよう
にしで、制御線２８のソースインピーダンスを低くする
ことができる。Ｐチャネルトランジスタ４９のゲートは
フラッシュクリア信号が反転形ＰＣＬＲである制御線５
３に接続されており、Ｎチャネルトランジスタ５１のゲ
ートはフラッシュクリア信号が非反転形ＮＣＬＲである
制御線５５に接続されている。
従って、トランジスタ４９．５１が、信号ＣＬＫＶ□を
出力するのに必要な駆動源となり、信号ＣＬＫＶ　ｓｔ
に接続されたＶｓｓ入力線４４の電圧をＶｓｓからＶ　
ｃｃにすることができる。メモリセルアレイ１０の全メ
モリセルを駆動するのに必要とされるであろう駆動力の
量と比較すると、Ｉ７００線に対応するＶｓｓ入力線４
４のみを駆動するのに必要とされる駆動力の量は著しく
減少することがわかる。
次に第４図を参照すると、スタティックメモリセル４２
のうちの１つのメモリセルの回路図が示されている。メ
モリセル４２は、交差接続された一対のＮチャネルトラ
ンジスタ５６と５８を備えている。
トランジスタ５６はソースがＶ□入力線４６に接続され
、ドレインがセンスノード６０に接続され、ゲートがセ
ンスノード６２に接続されている。トランジスタ５８は
、ソースがＶ　ｓ　ｓ入力線４４に接続され、ドレイン
がセンスノード６２に接続され、ゲートがセンスノード
６０に接続されている。第４図に示されているメモリセ
ル４２では、Ｖ１入力線４４がＣＬＫＶｓｓに接続され
ており、Ｖ　ｓ　ｓ入力線４６は、上で説明したように
、■１．に接続されている。このメモリセルは、フラッ
シュクリアすることができる。
しかし、メモリセル４２をフラッシュクリアすべきでな
い場合には、対応するＶ。入力線４４をＣＬＫＶ　ｓ　
ｓではなくｖ。に接続する。従って、トランジスタ５８
のソースは、メモリセル４２のフラッシュクリア入力を
備えている。
センスノード６０はプルアップトランジスタ６４を介し
て正電源ＶＣＣに接続されており、センスノード６２は
プルアップトランジスタ６６を介して正電源Ｖ０に接続
されている。センスノード６２は、アクセス用Ｎチャネ
ルトランジスタ６８のソース−ドレイン間経路を介して
反転ビット線５０に接続されており、このトランジスタ
のゲートはアクセスされた行に対するワード線１２に接
続されている。同様に、センスノード６０は、Ｎチャネ
ルトランジスタ７０のソース−ドレイン間経路を介して
非反転ビット線４８に接続されている。このトランジス
タ７０のゲートはワード線１２に接続されている。Ｖｓ
ｓ入力線４４がＶｓｓに接続されたメモリセル４２の動
作は従来のＳＲＡＭのメモリセルと同じである。図示さ
れているメモリセルに対しては、クリア入力がメモリセ
ルの右側にあるが、その対称のレイアウトでは、メモリ
セルが対称中心に対して対称に配置されて、クリア入力
がそのメモリセルの左側に存在している。
動作においては、■□入力線４４の電圧をＶ。からＶｃ
ｃに上昇させることにより、メモリセル４２がフラッシ
ュクリアされる。この動作は、制御線５３と制御線５５
の電圧をともにローレベルにし、従ってトランジスタ４
９をオンにし、トランジスタ５１をオフにするときに起
こる。メモリセル４２がクリアされるときには、非反転
ノード６０が論理状態「０」を表す低電圧にされ、反転
ノード６２が論理状態「１」を表す高電圧にされる。
論理状態「１」がメモリセル４２に記憶される場合には
、ノード６２がＶ。またはこの値に近い低電圧にされる
。この場合、トランジスタ５８がオンになり、トランジ
スタ５６はオフになる。この論理状態をクリアしてノー
ド６２を高電圧にするためには、トランジスタ５８のソ
ースの電圧を高電圧にしてトランジスタ５８をソースフ
ォロワとして機能させ、ノード６２の電圧を高くする。
従って、実際にトランジスタ５６がオンとなり、ノード
６０がロウにされ、その結果としてトランジスタ５８が
オフになる。従って、Ｖ　ｓ　ｓ入力線４４がロウレベ
ルに戻されるときにはトランジスタ５８がオフになり、
ノード６２がハイになる。これは、行デコーダを用いて
論理状態「０」をビット線からクリア操作用のメモリセ
ルに書き込むことが必要とされず、しかも最小のパワー
しか要求されないクリア操作である。
パワーの観点からすると、トランジスタ５８のドレイン
へ対応する各メモリセルから容量性負荷が与えられるの
に打ち勝つには十分な電流が必要とサレる。メモリセル
アレイ１０の全メモリセル４２がクリアされる場合には
、容量性負荷に打ち勝つ駆動電流が必要とされるが、選
択されたＩｌｏのみをクリアすることによって容量性負
荷ならびに必要とされる駆動電流を大きく減らすことが
できる。
さらに、メモリセルアレイ１０の全メモリセル４２に信
号ＣＬ　Ｋ　Ｖ、、を供給する場合には、メモリアセル
アレイ１０全体に分布するノイズレベルが高くなり、従
ってエラーの可能性が増大する。
次に第５図を参照すると、キャッシュメモリシステムの
ブロックダイヤグラムが示されており、この図には本発
明のフラッシュクリアの構成が描かれている。このキャ
ッシュメモリの構成では、中央処理装置（ＣＰＵ）７２
が、アドレスバス７４に接続されたアドレス出力と、デ
ータバス７６に接続されたデータＩ１０とを有する。ア
ドレスバス７４は主メモリ７８のアドレス入力に接続さ
れており、この主メモリ７８のデータ入力はデータバス
７６に接続されている。アドレスバス７４はデータキャ
ッシュ８０にも接続されており、このデータキャッシュ
８０のデータ入力はデータバス７６に接続されている。
アドレス入力とデータ入力を有するアドレスキャッシュ
８２も設けられている。そのデータ入力はタグ情報を表
す。アドレスキャッジ５８２のアドレス入力は、バス８
４を介してアドレスの最下位３ビツトに接続されている
。タグ入力は、バス８６を介してアドレスバス７４の最
上位３ビツトに接続されている。さらに、アドレスキャ
ッシュ８２はデータビットの１つがプルアップトランジ
スタ（図示せず）を介して正電圧に接続されている。ア
ドレスキャッシュ８２にはフラッシュクリア信号も入力
される。
アドレスキャッジ２８２は、ＣＰＵによってアドレス出
力の最下位３ビツトを受け、アドレスされたロケーショ
ンを出力し、それをバス８６上の情報と比較することが
できる。本当に比較が実行される場合には、整合信号が
発生して制御線８８に出力され、データキャッシュ８０
の出力イネーブル入力に入力される。タグ情報は書き込
み操作の間に記憶されるが、このことに関しては説明し
ない。整合信号が存在していることは「ヒツト」と呼ば
れ、この場合にはデータキャッシュ８０に記憶されてい
るデータがデータバス７６に出力される。このデータキ
ャッシュへのアクセス時間は主メモリ７８へのアクセス
時間と比較するとほぼ１０倍速いため、速度が向上する
。
発明の効果 フラッシュクリア入力があるために、アドレスキャッジ
：Ｌ８２のメモリロケーションの残りをクリアすること
なしにアドレスビット８２内の有効ビットがクリアされ
る。上で説明したように、選択されたＩ／Ｏをクリアす
ることにより、すべてのメモリロケーションをクリアす
る必要がなくなり、従って駆動力が少なくて済むととも
に、クリアの間のノイズレベルが向上するなどの効果が
現れる。
まとめると、本発明により、選択されたＩ／Ｏをクリア
することのできる複数のＩ／Ｏを有するスタティック・
ランダム・アクセス・メモリが提供される。このメモリ
は、所定のＩ／Ｏに対応するすべてのメモリセル列が選
択的にクリア信号に接続される構成にされている。さら
に、選択されたＩｌｏと隣接した２つの列アドレスに対
するメモリセル列は物理的に互いに隣接した配置にされ
ているため、各列に平行に配置されていてクリア信号に
接続された共通の導電線を共有することができる。この
ようにしで、同一のＩ／Ｏに対応するメモリセル対をク
リアすることができ、従ってレイアウトの制約が少なく
なる。
好ましい実施例についてこれまで説明してきたが、特許
請求の範囲に記載された本発明の精神ならびに範囲をは
ずれることなく、本発明に対して様々な変更、置換、改
変を施すことができることに注意されたい。
【図面の簡単な説明】
第１図は、本発明のフラッシュクリア特性を利用したＳ
ＲＡＭのブロックダイヤグラムである。 第２図は、メモリセルアレイのアーキテクチャと、フラ
ッシュクリアドライバ回路とのインターフェイスを示す
図である。 第３図は、メモリセルアレイ内の隣接した４つの列の簡
単な回路図である。 第４図は、１つのメモリセルの詳細な回路図である。 第５図は、本発明のシステムを利用したキャッシニメモ
リの構成の簡単なブロックダイヤグラムである。 （主な参照番号） １０・・メモリセルアレイ、 １２・・ワード線、 １４．２４．７４．７６．８４．８６・・バス、１６・
・行デコーダ、 １８・・行アドレスバッファ、 ２０・・列デコーダ、 ２２・・データｌ１０（入／出力）回路、２６・・列ア
ドレスバッファ、 ２８．３８．５３．５５．８８・・制御線、３０・・ド
ライバ回路、３２・・列アドレス線、３４・・対、　　
　　　　　３６・・バンク、４０・・トランスファーゲ
ート、 ４２・・メモリセル、４４．４６・・Ｖ□入力線、４８
パ・ビット線、 ４９．５１．５６．５８．６８．７０・・トランジスタ
、５０・・反転ビット線、 ５２．５４・・マルチプレクサ、 ６０．６２・・センスノード、 ６４．６６・・プルアップトランジスタ、７２・　・Ｃ
ＰＵ、　　　　　　７８・　・主メモリ、８０・・デー
タキャッシュ、 ８２・・アドレスキャッシュ、 ＤＢＯ〜ＤＢＮ・・データビット

Claims (20)

    【特許請求の範囲】
  1. （１）選択的にクリア可能なＩ／Ｏを有するメモリであ
    って、 −行と列に配置されたメモリセルアレイを備え、−各メ
    モリセルは第１の論理状態または第２の論理状態を内部
    に記憶させることができ、各メモリセルは、フラッシュ
    クリア信号の受信に応答して、内部に記憶されている論
    理状態を強制的に第１の論理状態にするフラッシュクリ
    ア入力を備え、上記列のうちの任意の１つの列のメモリ
    セルのフラッシュクリア入力は相互に共通接続されてお
    り、上記メモリは、さらに −行アドレスを受信してデコードし、上記メモリセルア
    レイ内のメモリセル行のうちの対応する１つの行にアク
    セスする行アドレスデコード手段と、 −列アドレスを受信してデコードし、上記メモリセルア
    レイ内のメモリセル列のうちの対応する１つの列にアク
    セスする列アドレスデコード手段と、 −フラッシュクリア信号を受信し、この信号を上記メモ
    リセル列のうちの選択された列に伝送して該列を上記メ
    モリセルのうちの対応するメモリセルの共通に接続され
    た対応するフラッシュクリア入力に接続し、該列を上記
    フラッシュクリア信号に応答してクリアするための選択
    手段と、−上記メモリセルのうちのアクセスされたメモ
    リセルとのインターフェイスとして機能して、書き込み
    操作においては該メモリセルにデータを入力し、読み出
    し操作においては該メモリセルからデータを出力するた
    めのＩ／Ｏ手段とを備えることを特徴とするメモリ。
  2. （２）上記メモリセルがスタティックメモリセルを含む
    ことを特徴とする請求項１に記載のメモリ。
  3. （３）上記列のうちの所定の１つの列の各メモリセルが
    、この所定の列の各メモリセルに隣接して配置されてい
    て対応する分布容量を有する第１の共通導電線に接続さ
    れたフラッシュクリア入力を備え、上記選択手段が、 −上記アレイに隣接して上記各メモリセル列の近くに配
    置されていて第１の導電線のうちで上記メモリセル列の
    うちの選択された列に対応する導電線に接続されており
    、対応する分布容量を有する第２の導電線と、 −上記フラッシュクリア信号を受信して、上記第２の導
    電線と、上記第１の導電線のうちでこのフラッシュクリ
    ア信号によってこの第２の導電線に接続された導電線と
    を駆動し、上記フラッシュクリア信号を、フラッシュク
    リア入力が上記第１の導電線のうちの対応する導電線を
    介して上記第２の導電線に接続されたすべてのメモリセ
    ルに供給するドライバ手段とを備えることを特徴とする
    請求項１に記載のメモリ。
  4. （４）上記メモリセル列が、所定の１つの列アドレスが
    複数のメモリセル列に対応する構成にされており、上記
    列アドレスデコード手段が、列アドレスのうちで受信さ
    れた列アドレスに対応する複数のメモリセル列を選択し
    、上記メモリセル列のそれぞれはＩ／Ｏシーケンス中の
    独立した１つのＩ／Ｏビットに対応し、上記選択手段は
    、上記Ｉ／Ｏビットのうちの所定の１つのビットに対応
    するすべてのメモリセル列を選択して、フラッシュクリ
    ア信号を上記メモリセルのうちの対応するメモリセルの
    フラッシュクリア入力に共通に接続し、上記所定のＩ／
    Ｏビットに対応するメモリセル列の中のすべてのメモリ
    セルを強制的に第１の論理状態にするような構成にされ
    ていることを特徴とする請求項１に記載のメモリ。
  5. （５）選択的にクリアすることが可能なＩ／Ｏを有する
    多重Ｉ／Ｏ付メモリであって、 −行と列に配置されたメモリセルアレイを備え、メモリ
    セル行のそれぞれには１つの独立した行アドレスが対応
    し、メモリセル列は、列と同数の所定のグループに配置
    され、各グループは、独立した１つの列アドレスに対応
    させられて所定のＩ／Ｏシーケンスに配置され、その際
    、各グループの各列にはこの所定のＩ／Ｏシーケンスの
    うちの所定の１つのＩ／Ｏが対応させられており、 −各メモリセルは第１の論理状態または第２の論理状態
    を内部に記憶させることができ、各メモリセルは、フラ
    ッシュクリア信号の受信に応答して、内部に記憶されて
    いる論理状態を強制的に第１の論理状態にするフラッシ
    ュクリア入力を備え、上記列のうちの任意の１つの列の
    メモリセルのフラッシュクリア入力は相互に共通接続さ
    れており、上記メモリは、さらに −外部行アドレスを受信してデコードし、上記メモリセ
    ルアレイ内のメモリセル行のうちの対応する１つの行に
    アクセスする行アドレスデコード手段と、 −外部列アドレスを受信してデコードし、上記メモリセ
    ル列のグループのうちの対応する１つのグループにアク
    セスする列アドレスデコード手段と、 −フラッシュクリア信号を受信し、この信号を、上記所
    定のＩ／Ｏシーケンス中のＩ／Ｏのうちの選択されたＩ
    ／Ｏに対応する、メモリセル列のうちの選択された列に
    伝送して、フラッシュクリア信号が発生したときに、選
    択されたＩ／Ｏに対応するすべての列の論理状態が、上
    記メモリセルのうちで強制的に第１の論理状態にされた
    対応するメモリセルでの論理状態と同じになるようにす
    る選択手段と、 −上記メモリセルのうちのアクセスされたメモリセルと
    のインターフェイスとして機能して、書き込み操作にお
    いては該メモリセルにデータを入力し、読み出し操作に
    おいては該メモリセルからデータを出力するためのＩ／
    Ｏ手段とを備えることを特徴とするメモリ。
  6. （６）上記メモリセルがスタティックメモリセルである
    ことを特徴とする請求項５に記載のメモリ。
  7. （７）−上記列のそれぞれが、該列に対応していると同
    時に、該列内の各メモリセルに隣接して配置された平行
    な導電線を備え、この平行な導電線は、上記メモリセル
    のうちの対応するメモリセルのフラッシュクリア入力に
    接続されており、−上記選択手段は、フラッシュクリア
    信号を、平行な上記導電線のうちで上記列の中から選択
    された列に対応する導電線に接続することができること
    を特徴とする請求項５に記載のメモリ。
  8. （８）平行な上記導電線が対応する分布容量をもち、上
    記選択手段が、 −対応する分布容量をもち、平行な上記各導電線の近く
    に配置された第２の導電線と、 −平行な上記導電線のうちで選択された上記列に対応す
    る導電線を上記第２の導電線に選択的に相互接続する相
    互接続手段と、 −フラッシュクリア信号を用いて、上記第２の導電線と
    、平行な上記導電線のうちでこの第２の導電線に相互接
    続された導電線とを駆動するドライブ手段とを備えるこ
    とを特徴とする請求項７に記載のメモリ。
  9. （９）−上記フラッシュクリア信号が、第１の電圧レベ
    ルである第１の状態と、第２の電圧レベルである第２の
    状態とをもち、各メモリセルは、上記第１の電圧レベル
    が該メモリセルのフラッシュクリア入力に印加されたと
    きに内部に記憶されている論理状態を強制的に上記第１
    の状態にし、上記メモリセルは、上記第２の電圧レベル
    が該メモリセルのフラッシュクリア入力に印加されたと
    きには論理状態を変えないようにすることができ、−上
    記選択手段は、上記フラッシュクリア信号が存在してい
    るときに、上記第１の電圧レベルを上記列のうちの選択
    された列の中のメモリセルのフラッシュクリア入力に印
    加し、上記第２の電圧レベルを上記列のうちの選択され
    なかった列の中のメモリセルに印加できることを特徴と
    する請求項５に記載のメモリ。
  10. （１０）上記各列が、該列に隣接して配置されていると
    同時に上記メモリセルのうちの対応するメモリセルのフ
    ラッシュクリア入力に接続されている第１の導電線を備
    え、上記選択手段が、 −上記メモリセルアレイに隣接して上記第１の導電線の
    それぞれに近くに配置された第２の導電線と、 −上記フラッシュクリア信号が存在しているときに、上
    記第１の電圧を上記第２の導電線に印加する手段と、 −上記第２の導電線を、第１の導電線のうちで上記列の
    うちの選択された列に対応する導電線に接続する第１の
    手段と、 −上記第１の導電線のうちで上記列のうちの選択されな
    かった列に対応する導電線を上記第２の電圧レベルに接
    続する第２の手段とを備えることを特徴とする請求項９
    に記載のメモリ。
  11. （１１）上記列のうちの同一のＩ／Ｏに対応する列が対
    にして配列されており、各対は、上記第１の導電線のう
    ちの共通な導電線を、各対のうちで独立な隣接した列ア
    ドレスに対応する列と共有することを特徴とする請求項
    １０に記載のメモリ。
  12. （１２）第１の電圧レベルを第２の導電線に印加する上
    記手段がドライバを備え、このドライバは、入力が上記
    フラッシュクリア入力とのインターフェイスであり、出
    力が上記第２の導電線を駆動し、上記第１と第２の導電
    線は、対応する分布容量を有することを特徴とする請求
    項１０に記載のメモリ。
  13. （１３）上記第２の導電線が、上記メモリセルアレイに
    隣接しで、上記第１の導電線に対して直角に配置されて
    おり、上記第１の接続手段が、第１の導電線のうちで上
    記列のうちの選択された列に対応する導電線と、上記第
    ２の導電線との間に導電性相互接続線を備えることを特
    徴とする請求項１０に記載のメモリ。
  14. （１４）各メモリセルが、 −第１のセンスノードと、 −第２のセンスノードと、 −ソース−ドレイン経路が上記第１のセンスノードと上
    記第２の電圧レベルを供給するノードとの間に接続され
    ており、ゲートが上記第２のセンスノードに接続された
    第１のトランジスタと、−ソース−ドレイン経路が上記
    第２のセンスノードと上記フラッシュクリア入力との間
    に接続されており、ゲートが上記第１のセンスノードに
    接続された第２のトランジスタと、 −上記第１のセンスノードと正の電源の間に接続されて
    おり、上記第１のトランジスタが導通していないときに
    上記第１のセンスノードを上記電源の電圧に引き上げる
    第１のプルアップ手段と、−上記第２のセンスノードと
    正の上記電源の間に接続されており、上記第２のトラン
    ジスタが導通していないときに上記第２のセンスノード
    を上記電源の電圧に引き上げる第２のプルアップ手段と
    、 −ソース−ドレイン経路が上記第１のセンスノードと上
    記列アドレスデコード手段の間に接続されており、ゲー
    トが上記行アドレスデコード手段に接続されているアク
    セス用トランジスタとを備え、 −上記フラッシュクリア入力が上記第１の電圧レベルに
    引き上げられたときに、上記第１のセンスノードが、強
    制的に上記第１の論理状態に対応する電圧にされること
    を特徴とする請求項９に記載のメモリ。
  15. （１５）選択的にクリアすることが可能なＩ／Ｏを有す
    る多重Ｉ／Ｏ付メモリであって、 −行と列に配置されたメモリセルアレイを備え、−各メ
    モリセルは第１の論理状態または第２の論理状態を内部
    に記憶させることができ、各メモリセルは、フラッシュ
    クリア信号の受信に応答して、内部に記憶されている論
    理状態を強制的に第１の論理状態にするフラッシュクリ
    ア入力を備え、上記メモリは、さらに −複数のデータＩ／Ｏ線との間のインターフェイスとし
    て機能してデータを上記メモリセルアレイと該データＩ
    ／Ｏ線の間で伝送するデータＩ／Ｏ手段と、 −外部行アドレスを受信してデコードし、上記メモリセ
    ルアレイ内のメモリセル行のうちの対応する１つの行を
    選択する行アドレスデコード手段と、 −外部列アドレスを受信してデコードし、上記メモリセ
    ル列の複数のＩ／Ｏグループのうちの対応する１つのＩ
    ／Ｏグループにアクセスし、上記各Ｉ／Ｏグループの中
    の各列は上記Ｉ／Ｏ線のうちの１つのＩ／Ｏ線に対応し
    ている列アドレスデコード手段と、 −上記メモリセルのうちの選択されたメモリセルに上記
    フラッシュクリア信号を入力することによって該メモリ
    セルをクリアして上記第１の論理状態にし、上記メモリ
    セルのうちで上記列のうちの選択された列に対応するメ
    モリセルは選択されたＩ／Ｏ線に対応しているクリア手
    段とを備えることを特徴とするメモリ。
  16. （１６）上記各列のすべてのメモリセルが互いに共通接
    続されたフラッシュクリア入力を備え、上記クリア手段
    が、外部で発生したクリア信号を受信し、この信号を上
    記列のうちで選択された上記Ｉ／Ｏ線に対応する列に伝
    送して該列を上記メモリセルのうちの対応するメモリセ
    ルの共通に接続された対応するフラッシュクリア入力に
    接続し、該列を上記フラッシュクリア信号に応答してク
    リアすることを特徴とする請求項１５に記載のメモリ。
  17. （１７）上記各列が、該列に隣接して配置されていると
    同時に上記メモリセルのうちの対応するメモリセルのフ
    ラッシュクリア入力に接続されている第１の導電線を備
    え、上記クリア手段が、 −上記メモリセルアレイに隣接して上記第１の導電線の
    それぞれに近くに配置された第２の導電線と、 −外部で発生した上記クリア信号が存在しているときに
    、上記フラッシュクリア信号を上記第２の導電線に印加
    する手段と、 −上記第２の導電線を、第１の導電線のうちで上記列の
    うちの選択された列に対応する導電線に接続する第１の
    手段と、 −上記第１の導電線のうちで上記列のうちの選択されな
    かった列に対応する導電線を接続して、上記フラッシュ
    クリア信号が該導電線に接続されるのを禁止する第２の
    手段とを備えることを特徴とする請求項１５に記載のメ
    モリ。
  18. （１８）上記列のうちで選択された上記Ｉ／Ｏ線に対応
    する列が対にして配列されており、各列対は、上記第１
    の導電線のうちの共通な導電線を、各対のうちで独立な
    隣接した列アドレスに対応する列と共有することを特徴
    とする請求項１０に記載のメモリ。
  19. （１９）多重Ｉ／Ｏ付メモリにおいてＩ／Ｏを選択的に
    クリアする方法であって、 −メモリセルを行と列に配置されたアレイにし、−各列
    をＩ／Ｏ線グループに対応するデータグループに対応さ
    せ、該Ｉ／Ｏ線グループ内の各メモリセル列を上記Ｉ／
    Ｏ線のうちの所定の１つのＩ／Ｏ線に対応させ、 −選択されたＩ／Ｏ線に対応する列を選択し、−選択さ
    れた上記列の中のメモリセルを所定の論理状態にフラッ
    シュクリアする操作を含むことを特徴とする方法。
  20. （２０）各メモリセルは第１の論理状態または第２の論
    理状態を記憶させることができ、各メモリセルはフラッ
    シュクリア信号を受信するフラッシュクリア入力を備え
    、各メモリセルは、フラッシュクリア信号の受信に応答
    して、内部に記憶されている論理状態を強制的に第１の
    論理状態にすることでき、メモリセルを選択する上記段
    階は、 −外部フラッシュクリア信号を受信し、 −各列のメモリセルのすべてのフラッシュクリア入力を
    共通の導電線に接続し、 −受信した外部フラッシュクリア信号を、選択された上
    記Ｉ／Ｏ線に対応するメモリセルの共通に接続されたフ
    ラッシュクリア入力に選択的に入力する操作を含むこと
    を特徴とする請求項１９に記載の方法。
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