JPH022964A - 高電圧フォロア及び感知回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体チップの内部に内臓されてチップのテス
トと評価を簡素化する特別モード（Ｓρｅｃｉａｌ　ｍ
ｏｄｅ）の回路に接続された外部印加電圧感知回路に関
するもので、特にチップの外部から印加する信号を感知
して特別モード回路を動作可能にする信号を発生させる
とか、外部から印加される電圧を特別モード回路に直接
供給することができるようにする回路に関するものであ
る。

半導体メモリが漸次的に高集積化、高信頼度を追求する
趨勢により半導体チップは正常的なり一ド／ライＩ・（
Ｒｅａｄ／Ｗｒｉｔｅ）モードでない多様なテストモー
ドとかチップ内部の色々の電気的な特性を測定しうる回
路を内臓していく傾向にある。

このような特別モードの回路は正常的なリード／ライト
モードにおいては動作しないのでチップ内部になんらの
影響を及ばないように形成される。

又、上記の特別モードの回路は外部から印加される特定
電圧以上の電圧状態で信号をチップ内部に連結させてや
るバッファー役割をするとか、又は正常的なリード／ラ
イトモードの回路を動作中止させ、特別モードの回路を
動作させる信号を発生する所定の感知回路を具備するこ
とが通常的である。

従来、フィールドトランジスターの高いしきい電圧を利
用した高電圧感知回路の１実施例が第１（Ａ）図に図示
したようであり、第１　（Ａ）図に図示した高電圧感知
回路の出力特性が第１（Ｂ）図に図示したようである。

第１（Ａ）図を参照すると、ゲートに入力電圧Ｖｉが印
加され、ソースが接地電圧ｖＳＳに接続され、ドレイン
がノート点４に接続されたしきい電圧が５ボルト以上に
なるフィールドトランジスター１と、上記のノード点４
にドレインが接続され、電源供給電圧■ＣＣにソースが
接続され、ゲートが接地されたＰチャネルＭＯ３電界効
果トランジスター２と、上記のノード点４に反転ゲート
３が接続されである。

フィールドトランジスター１に印加される入力電圧Ｖｉ
が上記のフィールドトランジスター１のしきい電圧より
低いとフィールドトランジスター１はＯＦＦ状態になっ
であるが、ゲートが接地されたＰＭＯＳトランジスター
２はＯＮ状態であるのでノード点４の電圧は電源供給電
圧■ＣＣのレベルを維持し、従って反転ゲート３の出力
電圧■０は論理レベル“ロウ”の状態を維持する。

上記の第１　（Ａ）図においてはフィールドトランジス
ター１と電圧供給電圧■ＣＣとの間にゲートが接地され
たＰＭＯＳトランジスター２を接続した実施例を図示し
たが、上記のＰＭＯ３）ランシスター２の代わりにゲー
トが電源供給電圧に接続されたＮＭＯ３ｌ−ランシスタ
ーを使用することもでき、又ＮＭＯＳトランジスターを
使用する場合、入力電圧Ｖｉがフィールドトランジスタ
ー１のしきい電圧はど印加されないと、ノード点４には
電源供給電圧■ＣＣにＮＭＯ３）ランシスターのしきい
電圧を差引した程の電圧状態が維持されて反転ゲート３
の出力電圧Ｖｏは論Ｅｌレベル“口ウ”の状態を維持す
る。

入力電圧Ｖｉが継続上昇してフィールドトランジスター
ｌのしきい電圧（第１（Ｂ）図の■２電圧）以上になる
と、フィールドトランジスターｌを通じて電流が流すよ
うになってノード点４の電圧が低くなる。上記のノード
点４の電圧が反転ゲート３をトリップさせるほどに低く
なると、出力電圧■。は論理レベル“ハイ”の状態（第
１（Ｂ）図のｖｌに転換され、入力端に印加された電圧
が特別モードとしての転換のために印加されたことを感
知するようになって特別モードの回路を動作させる。上
記のような高電圧感知回路においては反転ゲート３をト
リップさせる電圧の調節はフィールドトランジスターの
しきい電圧を調整すること以外に方法がない。

又、上記のような高電圧感知回路を使用すると、一定収
上の電圧状態で特別モードの回路を動作させることので
きる信号を発生することはできるが、入力端に印加され
る電圧をチップ内部に印加させることができる方法がな
いのであった。

したがって、本発明の目的はチップ外部から印加される
信号を認知して特別モードの回路を動作可能にする信号
を発生させる回路を提供することにある。

本発明の又他の目的は特別モードの回路に外部から印加
される電圧を直接供給することができるようにする回路
を提供することにある。

上記のような本発明の目的を達成するために本発明は半
導体装置において、外部印加電圧を入力する入力端子１
００と、制御ノード６０と、出力ノード７０と、上記の
入力端子１００と制御ノード６０との間に接続されて上
記の入力電圧を降下させる電圧降下手段１０と、第１バ
イアス電圧を制御ノードに供給する第１電圧供給端子２
００と、第２バイアス電圧が供給される第２電圧供給端
子３００と、制御ノード６０と出力ノード７０との間の
導電通路を提供するための制御ノード６０の電圧に応答
するスイッチング手段３０と、第３バイアス電圧が供給
される第３電圧供給端子４００と、上記の電圧供給端子
４００と出力ノード７０との間に接続されて常に同一な
電流を出力ノード７０に供給する定電流手段４０と、上
記の出力ノード７０に接続されて上記のノード７０の電
圧が所定の電圧以上である時に所定の論理レベルを発生
する第２出力手段５０と、上記の出力ノード７０に接続
された第１出力端子７００と、上記の第２出力手段５０
に接続された第２出力端子６００を具備して外部印加電
圧をフォロアする第１出力電圧と第１出力電圧により所
定の論理レベル状態を維持する第２出力電圧を各々第１
及び第２出力端子６００．７００とに発生ずることを特
徴とする。

以下、本発明を添付した図面を参照して詳細に説明する
。

第２図は本発明による実施例の回路図である。

第２図を参照すると、外部印加電圧を入力する入力端子
１００と、ゲートがドレインに接続された多数個のＮチ
ャネル−エンハンスメントＭＯＳトランジスター１１．
１３．１５とが直列に接続されて入力端子に一端のＮＭ
ＯＳトランジスター１１のドレインが接続され、制御ノ
ードに他端のＮＭＯ３）ランシスターのソースが接続さ
れる電圧降下手段１０と、制御ノード６０と、出力ノー
ド７０と、制御ノード６０に接続され、第１バイアス電
圧が供給される第１電圧供給端子２００と、第２バイア
ス電圧が供給される第２電圧供給端子３００と、上記の
制御ノード６０と出力ノード７０との間に接続されたチ
ャネルを持ち、ドレインと基板（又はウェル）に上記の
制御ノード６０のような電圧が供給され、ゲートに第２
バイアス電圧が供給されるＰＭＯＳトランジスター３０
と、第３バイアス電圧を供給する第３電圧供給端子４０
０と、上記の出力ノード７０と第３電圧供給端子４００
との間に接続されたチャネルと第３電圧供給端子４００
にゲートが接続されたデプレッショントランジスター４
０と、上記の出力ノード７０と第２電圧出力端子６００
との間に直列に接続された対数個の反転ゲート５１．５
２とで構成されたバッファ手段５０と、出力ノードで接
続された第１電圧出力端子７００とで構成される。

上記の第１供給端子に供給される第１バイアス電圧は色
々の形態で供給されることができるが、図示した図面に
おいては第２電圧供給端子３００にゲートとドレインが
接続されたＮＭＯ３）ランシスター２０を通じて、上記
のＮＭＯＳトランジスター２０のしきい電圧はど降下さ
れた電圧を供給する実施例を示めした。又、上記のバッ
ファ手段５０の各反転ゲー１−５１．５２とに接続され
た第・４電圧供給端子５００と第５電圧供給端子５０１
には各々通常のＣＭＯ３反転ゲートにおいて使用される
電源供給電圧ｖＣＣと接地電圧■ＳＳが印加されること
を容易に理解することができるであろう。

第２図の動作状態を第３図と第４図を参照して詳細に説
明すると、次のようである。

第３図は入力電圧により第１及び第２電圧出力端子６０
０．７００とから発生される第１及び第２出力電圧の変
化曲線図であり、第４図は入力電圧の時間的変化による
第１及び第２出力電圧の変化曲線図である。入力端子１
００に入力電圧■８を０ボルトから増加させるとＮＭＯ
Ｓトランジスター１１．１３．１５はダイオードの役割
をするのでノード１７に供給される電圧は入力電圧■８
からＮＭＯ３ｌ−ランシスターのしきい電圧（以下、・
Ｖいと称する）はど降下された電圧で入力電圧Ｖ８をフ
ォロア（ｆｏｌｌｏｗ）する。又、入力端子１００にｎ
個のＮＭＯ３）ランシスターが接続された電圧降下手段
１０のｎ番目のＮＭＯＳトランジスター１５のドレイン
と接続されたノート１９は入力電圧■つから（ｎ−１）
　　・Ｖｔｎはどの電圧が降下された電圧で入力電圧■
８をフォロアする。入力電圧ｖＸがｎ−Ｖｔ１以下の電
圧値を持つと、入力電圧によって制御ノード６０に流れ
る電流は遮断され、この時発生しうる制御ノード６０の
フローティング状態を防止するため制御ノード６０に第
１電圧供給端子を通じて第１バイアス電圧■１を供給す
る。上記の第２図の第１電圧供給端子には第２電圧供給
端子３００を通じて供給される第２バイアス電圧ｖｂｚ
からＶＬ、、の電圧はど降下された電圧が供給されであ
る。

したがって、制御ノード６０の電圧レベルは入力電圧Ｖ
ｘがｎ・Ｖｔｎ以下の電圧である場合にはＶｂ　　ｌ　
（第２図において■５□−Ｖい）を維持、し、入力端子
■８がｎ・■いより大きい時には■。

ｎ・■いの電圧で入力電圧ｖｘとなる。一方、入力電圧
■、がＶ、　＝　Ｖｂｚ　＋　ｎ　・ＶＸＲＩ　Ｖｚｐ
　ｌ　ＣＶｔｐ；　ＰＭＯＳ　ｌ−ランシスターのしき
い電圧）であれば、制御ノード６０の電圧はＶｂｚ　　
ｌＶｔ−になると共にＰＭＯＳトランジスター３０のソ
ースと基板（又はウェル）に制御ノード６０と同マな電
圧が供給され、ゲートと接続された第２電圧供給端子に
第２バイアス電圧Ｖｂ２が印加されであるので上記のＰ
ＭＯＳ　トランジスター３０はターンオン状態になって
出力ノード７０にはＶＸｎ・Ｖ　ｔ−＋ｌ　Ｖ　ｔｐ　
ｌの電圧が供給される。

上記のＰＭＯＳ　）ランシスター３０は入力電圧■８に
より所定の降下された制御ノード６０の電圧が第２バイ
アス電圧■。よりＰＭＯＳ　ｌ−ランシスター３０のし
きい電圧Ｖ、、、はどもつと大きい場合を除外しては電
流を遮断させるスイッチング役割をする。

上記の第３電圧供給端子４００には接地電圧■ＳＳが供
給されると、上記のターンオンされたスイッチング手段
３０の導電チャネルと出力ノード７０を通じてデプレッ
ショントランジスター４０に常に一定な電流が流すよう
になるので出力ノード７０の電圧はＶｘ　　ｎ−Ｖｔｎ
　＋　ｌ　Ｖｔｐ　ｌの電圧をしたがって上昇するよう
になることはこの分野の通常の知識を持つものは容易に
理解することができるであろう。

第３図を参照すると、８曲線は出力ノード７０を通じて
第１電圧出力端子７００から発生される第１出力電圧■
、を図示したもので入力電圧■８がＶｔ　　Ｃ＝Ｖｂｚ
＋ｎ　−Ｖｔａ−Ｉ　Ｖｔｐｌ　）以上である場合ＰＭ
Ｏ３ｌ−ランシスターがターンオンされながら出力ノー
ド７０と第１電圧出力端子７００を通じて入力電圧■、
をフォロアする第１出力電圧■、を発生するものである
。

一方、上記の出力ノード７０の電圧が増加してバッファ
手段５０を構成する反転ゲート５１．５２とをトリップ
させるほどの電圧（第３図の■２電圧）が供給されると
、第２電圧出力端子６００を通じて論理レベル“ロウ”
状態で論理レベル・ハイ”状態の第２出力電圧Ｖ２を発
生する。

上記の第２出力電圧■２は出力ノード７０の電圧により
第４及び第５電圧供給端子に供給されるＶＣＣ及び■Ｓ
Ｓの電圧レベルを選択的に維持することはこの分野の通
常の知識を持つものは容易に理解することができるであ
ろう。

第２図を参照すると、５曲線はバッファ手段５０を通じ
て第２電圧出力端子６００から発生される第２出力電圧
■２を図示したもので入力電圧■８が■２電圧（反転ゲ
ートのトリップ電圧）以上である場合、反転ゲート５０
．５１とが第４電圧供給端子に供給されるＶ、（Ｃ＝Ｖ
ＣＣ）の電圧レベルを持つ第２出力電圧■２を発生する
。

第４図を参照すると、Ｃは入力電圧■８を図示したもの
であり、ｂはバッファ手段５０を通じて第２電圧出力端
子６００から発生される第２出力電圧■２を図示したも
のであり、ａは出力ノード７０を通じて第１電圧出力端
子７００から発生される第１出力電圧Ｖ、を図示したも
のである。

図面においてのように入力電圧Ｃを時間により一定な斜
めで徐徐に増加させると１．時間に印加されたＶ、電圧
が第２図のスイッチング手段３０をターンオンさせて出
力ノード７０を通じてデプレッショントランジスター４
０に一定な電流を流すようになり、第１出力電圧りは所
定の電圧降下を持ち、入力電圧Ｃをフォロアし、Ｌ２時
間に第１出力電圧ａによって第２図のバッファ手段５０
がトリップされた第２電圧出力端子６００から第４供給
端子に供給されるＶＣＣ（第３図の■３電圧）レベルの
第２出力電圧を発生する。

又、バッファ手段５０をトリップさせることのできる電
圧より十分に高い入力電圧状態（ｔｉ待時間から入力電
圧Ｃを時間により徐徐に減少させると、図面においての
ように入力電圧Ｃを増加させる時と同様にバッファ手段
５０をトリップさせることのできる電圧以下で第２出力
電圧すが遮断されてＯレベルを維持し、■、電圧以下に
おいては第１出力電圧ａも遮断されてＯレベルを維持す
る。

上述したように本発明は入力電圧がＶ＋　　（Ｖｗ＋ｎ
・ＶＬｆｉ−Ｉ　ＶＬ９１　）電圧以下である時は出力
ノードに電流を遮断させ、入力電圧がＶ、電圧より大き
い時には入力電圧をフォロアする第１出力電圧と所定の
論理状態を出力する第２出力電圧を発生することによっ
て、正常的なリード／ライトモードにおいては電力消耗
が全くなしに外部印加電圧をチップ内部に直接供給する
ことができるバッファを確保することができると共に高
電圧感知信号を発生するための高電圧感知点を製造工程
の変更なしに調節可能な利点がある。

【図面の簡単な説明】

第１（Ａ）、（Ｂ）図は従来の高電圧感知回路及び入出
力特性の曲線図、 第２図は本発明に依る実施例の回路図、第３図は入力電
圧により発生される第１及び第２出力電圧の変化曲線図
、 第４図は入力電圧の時間的変化による第１及び第２出力
電圧の変化曲線図である。 手続補正書（自発） 平成　１年　２月２７日

Claims (1)

1. 【特許請求の範囲】 １、半導体装置において、 外部印加電圧を入力する入力端子１００と、制御ノード
   ６０と、出力ノード７０と、上記の入力端子１００と制
   御ノード６０との間に接続されて上記の入力電圧を降下
   させる電圧降下手段１０と、第１バイアス電圧を制御ノ
   ードに供給する第１電圧供給端子２００と、第２バイア
   ス電圧が供給される第２電圧供給端子３００と、制御ノ
   ード６０と出力ノード７０との間の導電通路を提供する
   ための制御ノード６０の電圧に応答するスイッチング手
   段３０と、第３バイアス電圧が供給される第３電圧供給
   端子４００と、上記の電圧供給端子４００と、上記の電
   圧供給端子４００と出力ノード７０との間に接続されて
   常に同一な電流を出力ノード７０に供給する定電流手段
   ４０と、上記の出力ノード７０に接続されて上記のノー
   ド７０の電圧が所定の電圧以上である時に所定の論理レ
   ベルを発生する第２出力手段５０と、上記の出力ノード
   ７０に接続された第１出力端子７００と、上記の第２出
   力手段５０に接続された第１出力端子６００を具備して
   外部印加電圧をフォロアする第１出力電圧と第１出力電
   圧により所定の論理レベル状態を維持する第２出力電圧
   を各々第１及び第２出力端子６００、７００とに発生す
   ることを特徴とする高電圧フォロア及び感知回路。 ２、第１項において、 スイッチング手段３０が制御ノード６０と出力ノード７
   ０との間に接続されたチャネルと第２電圧供給端子３０
   ０に接続されたゲートを持っており、基板（又は、ウェ
   ル）が制御ノード６０に接続されたＰチャンネルＭＯＳ
   トランジスターで構成することを特徴とする回路。 ３、第２項において、 電圧降下手段１０が直列接続されたゲートがドレインに
   接続された多数個のＮチャネル−エンハンスメントＭＯ
   Ｓトランジスター１１、１３、１５とで構成されて多数
   個のＮチャネル−エンハンスメントＭＯＳトランジスタ
   ー１１、１３、１５のしきい電圧の和ほど入力電圧を電
   圧降下させることを特徴とする回路。 ４、第２項において、 定電流手段４０が出力ノード７０と第３電圧供給端子４
   ００との間に接続されたチャネルと第３電圧供給端子４
   ００にゲートが接続されたデプレッションＭＯＳトラン
   ジスターで構成することを特徴とする回路。 ５、第２項において、 第２出力手段５０が出力ノード７０と第２出力端子６０
   ０との間に直列で接続された対数個の反転ゲートで構成
   されることを特徴とする回路。 ６、第２項において、 第１電圧供給端子２００に供給される電圧は第１電圧供
   給端子２００と第２電圧供給端子３００′との間にチャ
   ネルが接続され、ゲートが第２電圧供給端子３００′に
   接続されたＮチャネル−エンハンスメントＭＯＳトラン
   ジスター２０のしきい電圧より小さい電圧であることを
   特徴とする回路。