JPH022961A - Output gate circuit of large scale integrated circuit - Google Patents
Output gate circuit of large scale integrated circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
少なくとも数百ゲート以上の論理素子を有する大規模集
積回路の出力レベルを設定するための出力ゲート回路に
関し、
テスト時間が節約されると共に予め出力論理レベルを測
定しておく手間を省き、しかもゲート規模の増大を最少
限に抑えることが出来る大規模集積回路の出力ゲート回
路を提供することを目的とし、
数百ゲート以上の論理素子の組み合わせからなる論理回
路部と出力端子間に論理回路部の出力をゲーティングす
る出力ゲート回路中の出力レベル設定手段内否定論理和
ゲートの１段目の各々の該否定論理和ゲートの１つの入
力は専用の第１の端子と接続し、他の入力は前記論理回
路部の複数出力と接続し、否定論理和ゲートの出力は２
段目の各々の否定論理和ゲートの一方に入力し、２段目
の否定論理和ゲートのもう一方の入力は共通に接続して
専用に設けた第１の端子の反転値と第２の専用端子との
否定論理和した出力に接続して構成する。[Detailed Description of the Invention] [Summary] Regarding an output gate circuit for setting the output level of a large-scale integrated circuit having at least several hundred gates or more logic elements, test time is saved and the output logic level can be set in advance. Our goal is to provide an output gate circuit for large-scale integrated circuits that eliminates the trouble of making measurements and minimizes the increase in gate size. One input of each of the first stages of the NOR gates in the output level setting means in the output gate circuit for gating the output of the logic circuit section and the output terminal is connected to a dedicated first gate. The other inputs are connected to multiple outputs of the logic circuit section, and the output of the NOR gate is 2.
The input is input to one of the NOR gates in each stage, and the other input of the NOR gate in the second stage is the inverted value of the first terminal, which is commonly connected and provided exclusively, and the second terminal. Configure by connecting to the output of NOR with the terminal.
本発明は、少な（とも数百ゲート以上の論理素子を有す
る大規模集積回路の出力レベルを設定するための出力ゲ
ート回路に関する。The present invention relates to an output gate circuit for setting the output level of a large-scale integrated circuit having a small number (several hundred gates or more) of logic elements.
大規模集積回路（以下ＬＳＩと称する）は、製品として
出荷される前に各種の信顛度テストが行われ出荷される
。Large-scale integrated circuits (hereinafter referred to as LSIs) undergo various reliability tests before being shipped as products.
そのテストの１つとして、数百ゲート以上の論理素子を
有する論理ＬＳＩの出力レベルが予め決められた状態に
なるか否かをテストする出力レベル評価テストがある。One such test is an output level evaluation test that tests whether the output level of a logic LSI having several hundred gates or more logic elements reaches a predetermined state.
かかるテストは簡易にしかも迅速に実施されることが、
廉価で高品質のＬＳＩを提供する上で必要となる。Such tests can be performed easily and quickly;
This is necessary to provide low-cost, high-quality LSIs.
第４図は従来例を説明する図を示す。第４図に示す従来
例の論理ＬＳＩＩはＮ個の入力Ｉ、〜■、及び出力８１
〜Ｓ７とを有する論理回路部２と、論理回路部２の出力
Ｓ、〜Ｓ、、に対応して、その出力レベルを得るための
ドライバ等で構成される出カバソファ部３を具備してい
る。FIG. 4 shows a diagram illustrating a conventional example. The conventional logic LSII shown in FIG. 4 has N inputs I, ~■, and an output 81.
.about.S7, and an output cover sofa section 3 which corresponds to the outputs S, . .
尚、論理ＬＳＩＩは入力端子ＩＮ、〜ＩＮｆｉと、出力
端子ＯＵＴ、〜ＯＵＴ、を備えており、入力１１〜■１
は入力端子ＩＮ、〜ＩＮｆｉと接続され、出力３１〜Ｓ
７は出力バッファ部３を介して出力端子ＯＵＴ、−０Ｕ
Ｔ、％と接続される。Note that the logic LSII has input terminals IN, ~INfi, and output terminals OUT, ~OUT, and inputs 11 to ■1.
is connected to input terminals IN, ~INfi, and outputs 31~S
7 is an output terminal OUT, -0U via the output buffer section 3.
Connected to T and %.
従来の論理ＬＳＩＩにあって、その出力レベルを測定す
る場合の出力レベルの切り替えは、入力端子ＩＮ、〜Ｉ
Ｎｎに信号を与えて、出力端子ＯＵＴ、−０ＵＴｎの出
力レベルを各々異なったタイミングで“Ｉ４”あるいは
”Ｌ″に変化させる方法（以下ごれを方法のとする）と
、以下の方法■とがある。In a conventional logic LSII, switching of the output level when measuring the output level is performed using the input terminals IN, ~I.
There is a method of applying a signal to Nn and changing the output level of the output terminals OUT and -0UTn to "I4" or "L" at different timings (hereinafter referred to as "method"), and the following method (2). There is.
即ち、論理回路部２内部で処理した論理出力８１〜Ｓ１
と出力端子ＯＵＴ、〜ＯＵＴ、の間に第４図に示すよう
に排他的論理和ゲート（以下ＥＸＯＲゲートと称する）
６１〜Ｇ、ｌを設け、この一方の入力に専用に設けた論
理ＬＳ１１の１つの入力端子Ｎアを接続し、この専用の
入力端子ＮＴ基以外論理入力端子ＩＮ、〜ＩＮ、に直流
レベルを与えて置き、各出力端子ＯＵＴ、〜ＯＵＴ、の
レベルを予め測定してから各出力端子ＯＵＴ、〜ＯＵＴ
、に対して専用の入力端子Ｎ７から“Ｈ”レベル又は“
Ｌ”レベルを与えることにより各出力端子ＯＵＴ、〜Ｏ
ＵＴ、別に出力レベルを測定する方法■とがある。That is, the logic outputs 81 to S1 processed inside the logic circuit section 2
As shown in FIG. 4, an exclusive OR gate (hereinafter referred to as EXOR gate) is connected between
61~G, l are provided, and one input terminal NA of the logic LS11 provided exclusively is connected to one of these inputs, and a DC level is applied to the logic input terminals IN, ~IN, other than this dedicated input terminal NT group. After measuring the level of each output terminal OUT, ~OUT, in advance, connect each output terminal OUT, ~OUT.
, from input terminal N7 dedicated to “H” level or “
By applying L” level, each output terminal OUT, ~O
UT, there is a separate method (■) of measuring the output level.
しかし、方法■の場合は、論理回路部２内部にフリップ
フロップやカウンターがあったり、又論理が複雑であっ
たりすると各出力端子ＯＵＴ、〜ＯＵＴ、に目的とする
論理レベルを設定するために、複雑な入カバターンを論
理入力端子ＩＮ、〜ＩＮ、に印加する必要があり、従っ
て複雑な入カバターンを作成するための手間が掛り、し
かも各出力端子０ＵＴＩ〜ＯＵＴ、１に目的とする論理
レベルを設定するまでに長い時間を要することになる。However, in the case of method (2), if there are flip-flops or counters inside the logic circuit section 2, or if the logic is complex, it is necessary to set the desired logic level at each output terminal OUT, ~OUT. It is necessary to apply a complicated input pattern to the logic input terminals IN, ~IN, which requires time and effort to create a complicated input pattern, and furthermore, it is necessary to apply the desired logic level to each output terminal 0UTI to OUT, 1. It will take a long time to set it up.
一方、方法■の場合は、専用の入力端子Ｎ７を除いた全
ての論理入力端子ＩＮ、〜ＩＮ、に直流レベルを与えて
やる手間が掛り、しかも各出力端子ＯＵＴ、〜ＯＵＴ、
のレベルを測定する前に論理入力端子ＩＮＩ〜ＩＮ、１
に直流レベルを与えたことにより、各々の出力端子ＯＵ
Ｔ、〜０ＵＴｎがどちらの論理レベルに設定されたかを
測定しておく手間と、１つ１つの出力端子ＯＵＴ、〜０
ＵＴ１が専用の入力端子ＮＴにより切り替えられるレベ
ルが異なると言う煩わしさがある。On the other hand, in the case of method (2), it takes time and effort to give a DC level to all logic input terminals IN, ~IN, except for the dedicated input terminal N7, and furthermore, each output terminal OUT, ~OUT,
Before measuring the level of the logic input terminals INI~IN, 1
By giving a DC level to each output terminal OU
The trouble of measuring which logic level T, ~0UTn is set to, and the trouble of measuring each output terminal OUT, ~0
There is the inconvenience that the levels that can be switched by the UT1 by the dedicated input terminal NT are different.
更に、ＥＸ−ＯＲゲートＧＩ−Ｇｌｌ （否定論理和ゲ
ートの約４倍のベーシックセルを要する）を用いること
により、出力端子０ＬＩＴ、〜ＯＵＴ。Furthermore, by using the EX-OR gate GI-Gll (which requires about four times as many basic cells as the NOR gate), the output terminals 0LIT, ~OUT.
が多い論理ＬＳＩではゲート規模がそれだけ多くなると
言う問題点がある。Logic LSIs with a large number of gates have a problem in that the gate size increases accordingly.
本発明は、テスト時間が節約されると共に予め出力論理
レベルを測定しておく手間を省き、しかもゲート規模の
増大を最少限に抑えることが出来る大規模集積回路の出
力ゲート回路を提供することを目的とする。An object of the present invention is to provide an output gate circuit for a large-scale integrated circuit that saves test time, eliminates the trouble of measuring output logic levels in advance, and can minimize increase in gate scale. purpose.
第１図は本発明の詳細な説明する図を示す。 FIG. 1 shows a detailed illustration of the invention.
第１図に示す本発明の原理図中の２は少なくとも数百ゲ
ート以上の論理素子の組み合わせからなる論理回路部で
あり、
４０は論理回路部２の出力と大規模集積回路１０の出力
端子０ＵＴＩ〜０ＵＴｆｉの間に論理回路部２の出力を
ゲーティングするために、論理回路部２の複数出力に対
応する数を有する否定論理和ゲートを２段有する出力レ
ベル設定手段であり、５０は出力レベル設定手段４０内
否定論理和ゲートの１段目の各々の否定論理和ゲートの
１つの入力と接続して出力レベル設定手段４０のテスト
モードを設定する専用の第１の端子ＮＴＩ と、出力レ
ベル設定手段４０のゲートレベルを設定する専用の第２
の端子ＮＴ、を有する出力レベル設定制御手段であり、
６０は出力レベル設定手段４０と出力レベル設定制御手
段５０を備え論理回路部２の出力状態を制御する出力ゲ
ート回路であり、
かかる手段を具備することにより本課題を解決するため
の手段とする。2 in the principle diagram of the present invention shown in FIG. 1 is a logic circuit section consisting of a combination of logic elements of at least several hundred gates, and 40 is an output terminal of the logic circuit section 2 and an output terminal 0UTI of the large-scale integrated circuit 10. 50 is an output level setting means having two stages of NOR gates having a number corresponding to the plurality of outputs of the logic circuit section 2 in order to gate the output of the logic circuit section 2 during ~0UTfi. A dedicated first terminal NTI connects to one input of each of the first-stage NOR gates in the setting means 40 to set the test mode of the output level setting means 40, and output level setting. a second gate dedicated to setting the gate level of the means 40;
60 is an output level setting control means having a terminal NT, and 60 is an output gate circuit that includes an output level setting means 40 and an output level setting control means 50 and controls the output state of the logic circuit section 2, and is equipped with such means. This is a means to solve this problem.
論理ＬＳＩｌ０の出力ゲート回路６０に専用の端子ＮＴ
、、 Ｎ’ｒｚの２つを設け、専用端子ＮＴ、で出力レ
ベルを測定するためのテストモードを設定し、専用端子
ＮＴ２で出力レベル設定制御手段５０をアクセスして出
力レベル設定手段４０の出力レベルを一度にしかも同レ
ベルに設定することにより、論理ＬＳ Ｉ １０の全出
力を一度にテストし、しかも論理ＬＳ Ｉ １０の論理
出力と出力端子ＯＵＴ、〜Ｏ，ＵＴＩ、との間に設けた
出力ゲート回路６０のゲート数を最少限にして、多数の
出力端子の出力レベルを簡易にテストすることが可能と
なる。A terminal NT dedicated to the output gate circuit 60 of the logic LSI10
. By setting the levels to the same level at once, all outputs of the logic LS I 10 can be tested at once, and the output terminals OUT, ~O, UTI, By minimizing the number of gates in the output gate circuit 60, it is possible to easily test the output levels of a large number of output terminals.
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。The gist of the present invention will be specifically explained below with reference to embodiments shown in FIGS. 2 and 3.
第２図は本発明の詳細な説明する図、第３図は本発明の
実施例における真理値表を説明する図をそれぞれ示す。FIG. 2 is a diagram for explaining the present invention in detail, and FIG. 3 is a diagram for explaining a truth table in an embodiment of the present invention.
尚、全図を通じて同一符号は同一対象物を示す。Note that the same reference numerals indicate the same objects throughout the figures.
第２図に示す本発明の出力ゲート回路６０ａの実施例は
、第１図で説明した出力レベル設定手段４０として第４
図で説明したＥＸ−ＯＲゲート６１〜Ｇ、の代わりに、
第１段目の否定論理和ゲート （以下ＮＯＲゲートと称
する）Ｇｚ〜ＧＩＬ１と、２段目のＮＯＲＯＲゲートＧ
２１〜Ｇ１からなる出力レベル設定回路４０ａ、
出力レベル設定制御手段５０として、専用端子Ｎ Ｔ
１．Ｎ Ｔ ２とインバー１−ゲートＧ３１とＮＯＲＯ
ＲゲートＧ ４１からなる出力レベル設定制御回路５０
ａから構成した例である。The embodiment of the output gate circuit 60a of the present invention shown in FIG.
Instead of the EX-OR gates 61 to G explained in the figure,
The first stage NOR gate (hereinafter referred to as NOR gate) Gz~GIL1 and the second stage NOR gate G
An output level setting circuit 40a consisting of 21 to G1 and a dedicated terminal N T as an output level setting control means 50.
1. N T 2 and Inver 1 - Gate G31 and NORO
Output level setting control circuit 50 consisting of R gate G 41
This is an example configured from a.
本実施例において、論理回路部２の出力信号Ｓ〜Ｓ、は
出力レベル設定回路４０ａ内第１段目のＮＯＲゲー）Ｇ
ｚ〜Ｇｌｎの入力の一端にそれぞれ接続されると共に、
その他端は共通になってテストモード設定端子ＮＴ、に
接続される。In this embodiment, the output signals S to S of the logic circuit section 2 are the first stage NOR gate (G) in the output level setting circuit 40a.
are connected to one end of the inputs of z~Gln, respectively, and
The other end is commonly connected to the test mode setting terminal NT.
そして、この第１段目のＮＯＲゲート６１１〜Ｇ。の出
力は各々出力レベル設定回路４０ａ内第２段目のＮＯＲ
ゲートＧ２１”＝Ｇｚｎの入力の一端にそれぞれ接続さ
れる。And this first stage NOR gate 611-G. The outputs of each are the NOR of the second stage in the output level setting circuit 40a.
Each gate G21'' is connected to one end of the input of Gzn.
そして、第２段目のＮＯＲゲートＧＺ＋−’−０２ｆｌ
の入力の他端は共通になって出力ゲートレベル設定端子
ＮＴ、と、テストモード端子ＮＴ、のインバートゲート
Ｇ：ｌＩを介した反転値とをＮＯＲゲートＧ・４Ｉで否
定論理和した出力■に接続され、第２段目のＮＯＲゲー
トＧ２＋”’Ｇｚｎの出力は出カバソファ部３を介して
各々論理ＬＳ１１０ａの出力端子０ＵＴＩ 〜ＯＵＴ、
に接続されている。Then, the second stage NOR gate GZ+-'-02fl
The other end of the input is common, and the output is obtained by NORing the output gate level setting terminal NT and the inverted value of the test mode terminal NT via the invert gate G:lI with the NOR gate G.4I. The outputs of the second-stage NOR gate G2+'''Gzn are connected to the output terminals 0UTI to OUT of the logic LS110a through the output sofa section 3, respectively.
It is connected to the.
論理ＬＳ１１０２のテスト時には、テストモード端子Ｎ
Ｔ１には“Ｈ″レベル印加しておき、出力ゲートレベル
設定端子Ｎ Ｔ ｚを“Ｈ”レベル又は“Ｌ”レベルに
設定すると、入力端子ＩＮ。When testing the logic LS1102, the test mode terminal N
When the "H" level is applied to T1 and the output gate level setting terminal N T z is set to the "H" level or "L" level, the input terminal IN.
〜ＩＮ、の信号の状Ｕ（論理状態やレベル状態等）に無
関係に出力端子０ＵＴＩ−ＯＵＴｎの出力レベルを変化
させることが可能となる。It is possible to change the output level of the output terminals 0UTI-OUTn irrespective of the state U (logic state, level state, etc.) of the signals ~IN.
その状況を第３図に示す真理値表で示す。即ち、この真
理値表のｒＸＪは全ての論理を示し、入力端子ＩＮＩ〜
ＩＮ、の信号の状ＧｒＸＪには無関係にテストモード端
子ＮＴ、と出力ゲートレベル設定端子ＮＴ２のレベルに
より、ＮＯＲゲー１−Ｇ４１＋Ｇｌｌの出力■、■の状
態が変化し、これに伴い出力端子０ＵＴＩ〜ＯＵ’ｒ’
ｆｉの出力レベルが変化している状況が表示されている
。The situation is shown in the truth table shown in FIG. That is, rXJ in this truth table indicates all logic, and input terminals INI~
Regardless of the signal state of IN and GrXJ, the states of the outputs ■ and ■ of the NOR gate 1-G41+Gll change depending on the levels of the test mode terminal NT and output gate level setting terminal NT2, and accordingly, the output terminals 0UTI~ OU'r'
A situation in which the output level of fi is changing is displayed.
尚、本実施例ではテストモード（ＮＴ、＝Ｈ”）時出力
ゲートレベル設定端子ＮＴ２に“Ｈ”レベルを印加する
と、全出力端子ＯＵ Ｔ ＋ 〜ＯＵＴ、、が“Ｈ”レ
ベルに設定され、出力ゲートレベル設定端子Ｎ Ｔ ｚ
に“Ｌ”レベルを印加すると、全出力端子ＯＵＴ、〜Ｏ
ＵＴ、が“Ｌ”レベルに設定される。In this embodiment, when the "H" level is applied to the output gate level setting terminal NT2 in the test mode (NT, = H"), all output terminals OUT + ~OUT are set to the "H" level. Output gate level setting terminal N T z
When “L” level is applied to all output terminals OUT, ~O
UT is set to "L" level.
又、テストモード端子ＮＴ、に“Ｌ”レベルを印加する
と、出力ゲートレベル設定端子Ｎ Ｔ ｚの論理に関係
なく論理回路部２の出力Ｓ、−Ｓ、が各々に対応した出
力端子ＯＵＴ、〜ＯＵＴ、に出力される。Furthermore, when an "L" level is applied to the test mode terminal NT, the outputs S, -S, of the logic circuit section 2 are set to the corresponding output terminals OUT, -S, regardless of the logic of the output gate level setting terminal NT. Output to OUT.
本発明の実施例は上述のように論理入力端子の状態にか
かわりなに論理ＬＳ１１０３の出力端子のレベルを設定
出来るため、
ｆ’） 出力端子のレベルを“Ｈ”レベル又はＬ”し。In the embodiment of the present invention, as described above, the level of the output terminal of the logic LS 1103 can be set regardless of the state of the logic input terminal, so f') Set the level of the output terminal to "H" or "L".
ベルに設定するだめの入力条件を論理入力端子に設定す
る必要がないため、入力条件を作成する時間が節減出来
、
（２）同様に、入力条件としてパルス信号を与えて内部
のフリップフロップやカウンターを所定の状態にセット
する必要がないため、測定時間が節約出来る。Since there is no need to set input conditions that should not be set to the logic input terminals, the time required to create input conditions can be saved. Since there is no need to set the device to a predetermined state, measurement time can be saved.
（３）又、２つの専用端子だけで出力端子のレベル設定
が出来るため、その測定が容易であり、（４）否定論理
和ゲートだけでこれらが構成出来るため、必要とするゲ
ート規模が第４図で説明したＥＸ−ＯＲゲートの場合よ
り約１／２に削減することが可能となる。(3) Also, since the level of the output terminal can be set with only two dedicated terminals, it is easy to measure it, and (4) these can be configured with only NOR gates, so the required gate scale is It is possible to reduce the number to about 1/2 compared to the case of the EX-OR gate explained in the figure.
以上のような本発明によれば、最少比のゲート数で迅速
に論理ＬＳＩの出力レベルをテストすることが出来る出
力ゲート回路を提供することが出来る。According to the present invention as described above, it is possible to provide an output gate circuit that can quickly test the output level of a logic LSI with the minimum number of gates.
第１図は本発明の詳細な説明する図、
第２図は本発明の詳細な説明する図、
第３図は本発明の実施例における真理値表を説明する図
、
第４図は従来例を説明する図、
をそれぞれ示す。
図において、
１、１０，１０ａは論理ＬＳＩ、
２は論理回路部、 ３は出カバソファ部、４０は
出力レベル設定手段、
４０ａは出力レベル設定部、
５０は出力レベル設定制御手段、
５０ａは出力レベル設定制御部、
６０．６０ａは出力ゲート回路、
をそれぞれ示す。
木）と 日月／）滑、チ里？店腎、ｅ月すう Ｄ司水全
明内実方己９・ｊΣ説明する図
第２ 図
Ｃ〔木台・ｊを導也ａ月すうＰり
第
図FIG. 1 is a diagram explaining the present invention in detail. FIG. 2 is a diagram explaining the invention in detail. FIG. 3 is a diagram explaining the truth table in the embodiment of the present invention. FIG. 4 is a conventional example. A diagram explaining , is shown, respectively. In the figure, 1, 10, and 10a are logic LSIs, 2 is a logic circuit section, 3 is an output sofa section, 40 is an output level setting means, 40a is an output level setting section, 50 is an output level setting control means, and 50a is an output level A setting control section, 60. 60a shows an output gate circuit, respectively. Thursday) and Sun Moon/) Name, Chiri? Store Kidney, e month suu D Shimizu Zenmeiuchi no Mikata 9・jΣExplanatory Diagram 2 Diagram C
Claims (1)
その信号を論理演算するための論理素子として少なくと
も数百ゲート以上を有し、これら論理素子にて論理演算
した結果を出力端子（ＯＵＴ＿１〜ＯＵＴ＿ｎ）にゲー
ティングして出力する大規模集積回路（１０）の出力ゲ
ート回路（６０）であって、数百ゲート以上の論理素子
の組み合わせからなる論理回路部（２）と前記出力端子
（ＯＵＴ＿１〜ＯＵＴ＿ｎ）間に前記論理回路部（２）
の出力をゲーティングするために、その複数出力に対応
する数を有する否定論理和ゲートを２段有する出力レベ
ル設定手段（４０）と、 前記出力レベル設定手段（４０）内否定論理和ゲートの
１段目の各々の該否定論理和ゲートの１つの入力と接続
して前記出力レベル設定手段（４０）のテストモードを
設定する専用の第１の端子（ＮＴ＿１）と、前記出力レ
ベル設定手段（４０）のゲートレベルを設定する専用の
第２の端子（ＮＴ＿２）とを有する出力レベル設定制御
手段（５０）とを備え、 前記出力レベル設定手段（４０）内否定論理和ゲートの
１段目の各々の該否定論理和ゲートの１つの入力は前記
専用の第１の端子（ＮＴ＿１）と接続し、他の入力は前
記論理回路部（２）の複数出力と接続し、 前記否定論理和ゲートの出力は２段目の各々の否定論理
和ゲートの一方に入力し、２段目の否定論理和ゲートの
もう一方の入力は共通に接続して、専用に設けた前記第
１の端子（ＮＴ＿１）の反転値と第２の専用端子（ＮＴ
＿２）との否定論理和した出力に接続して構成したこと
を特徴とする大規模集積回路の出力ゲート回路。[Claims] Input a signal from the input terminals (IN_1 to IN_n),
A large-scale integrated circuit (10 ), which is an output gate circuit (60) between the logic circuit section (2) consisting of a combination of several hundred gates or more logic elements and the output terminals (OUT_1 to OUT_n).
output level setting means (40) having two stages of NOR gates having a number corresponding to the plurality of outputs, and one of the NOR gates in the output level setting means (40); a first terminal (NT_1) dedicated to setting the test mode of the output level setting means (40) by connecting to one input of the NOR gate of each stage; ) and a second terminal (NT_2) dedicated to setting the gate level of each of the first stages of the NOR gates in the output level setting means (40). One input of the NOR gate is connected to the dedicated first terminal (NT_1), the other input is connected to multiple outputs of the logic circuit section (2), and the output of the NOR gate is connected to the dedicated first terminal (NT_1). is input to one of the NOR gates in the second stage, and the other inputs of the NOR gates in the second stage are connected in common to the first terminal (NT_1) provided exclusively. The inverted value and the second dedicated terminal (NT
_2) An output gate circuit for a large-scale integrated circuit, characterized in that the output gate circuit is connected to the NOR output of _2).
Priority Applications (1)
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|---|---|---|---|
| JP63146566A JPH022961A (en) | 1988-06-14 | 1988-06-14 | Output gate circuit of large scale integrated circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63146566A JPH022961A (en) | 1988-06-14 | 1988-06-14 | Output gate circuit of large scale integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022961A true JPH022961A (en) | 1990-01-08 |
Family
ID=15410575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146566A Pending JPH022961A (en) | 1988-06-14 | 1988-06-14 | Output gate circuit of large scale integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022961A (en) |
-
1988
- 1988-06-14 JP JP63146566A patent/JPH022961A/en active Pending
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