JPH026772A - Integrated circuit - Google Patents
Integrated circuitInfo
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- JPH026772A JPH026772A JP63156250A JP15625088A JPH026772A JP H026772 A JPH026772 A JP H026772A JP 63156250 A JP63156250 A JP 63156250A JP 15625088 A JP15625088 A JP 15625088A JP H026772 A JPH026772 A JP H026772A
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Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は集積回路に関し、特にデータの入力及び出力に
使用される複数の入力端子及び出力端子を有する論理回
路を含んで構成される集積回路に関する。TECHNICAL FIELD The present invention relates to an integrated circuit, and more particularly to an integrated circuit including a logic circuit having a plurality of input terminals and output terminals used for inputting and outputting data.
従来技術
従来この種の集積回路は、その集積度の向上とともに外
部端子の数が増加し、数百ピンのデバイスも出現してき
た。このような多ピンのデ゛バイスを試験するためのテ
スタは入手が困難であり、仮に入手できたとしても非常
に高価な装置となってしまっていた。BACKGROUND ART Conventionally, as the degree of integration of this type of integrated circuit has improved, the number of external terminals has increased, and devices with several hundred pins have appeared. Testers for testing devices with such a large number of pins are difficult to obtain, and even if they were available, the equipment would be extremely expensive.
そこで、この種の多ピンのデバイスを試験する方法とし
てピンの種類ごとに分割テストする方法があったが、分
割そのものが繁雑であるという欠点があった。Therefore, as a method of testing this type of multi-pin device, there has been a method of dividing the test by pin type, but this method has the disadvantage that the division itself is complicated.
また、分割テス１−のたびに試験用治具やプログラムを
入れかえる等の処置が必要となり、試験時間も多くかか
るという欠点もあった。In addition, it is necessary to take measures such as replacing the test jig and program every time the division test 1- is carried out, which also has the disadvantage that the test takes a lot of time.
発明の目的
本発明の目的は、試験が容易にでき、試験時間も少なく
て済む集積回路を提供することである。OBJECTS OF THE INVENTION It is an object of the present invention to provide an integrated circuit that is easy to test and requires less testing time.
発明の構成
本発明の集積回路は、データの入力及び出力に使用され
る複数の入力端子及び出力端子を有する論理回路を含ん
で構成される集積回路であって、各入力端子に対応して
設けられ、該入力端子に入力すべきデータを記憶する記
憶素子と、各出力端子に対応して設けられ、該出力端子
から出力されたデータを記憶する記憶素子とを有し、こ
れら記憶素子によりシフトレジスタを構成してなること
を特徴とする。Structure of the Invention The integrated circuit of the present invention is an integrated circuit including a logic circuit having a plurality of input terminals and output terminals used for inputting and outputting data. and a memory element that stores data to be input to the input terminal, and a memory element that is provided corresponding to each output terminal and stores data output from the output terminal. It is characterized by comprising registers.
実施例 以下、図面を用いて本発明の詳細な説明する。Example Hereinafter, the present invention will be explained in detail using the drawings.
第１図は本発明による集積回路の一実施例の構成を示す
系統図である。図において本発明の一実施例による集積
回路は、シフｌ−レジスタ５と、バッファ２１及び３１
〜３３と、３−ステートバッファ２２〜２４と、論理回
路部１とを含んで構成されている。なお、４１〜４３及
び６１〜６６は外部端子、７１はインバータ、７２はア
ンド回路である。FIG. 1 is a system diagram showing the configuration of an embodiment of an integrated circuit according to the present invention. In the figure, an integrated circuit according to an embodiment of the invention includes a shift l-register 5 and buffers 21 and 31.
33, 3-state buffers 22 to 24, and a logic circuit section 1. Note that 41 to 43 and 61 to 66 are external terminals, 71 is an inverter, and 72 is an AND circuit.
論理回路部１からの出力信号１１は、バッファ２１を介
して外部端子（Ｔｌ）４１に出力されている。外部端子
（Ｔ２）４２からの入力信号はバッファ３２を介して論
理回路部１に入力信号１２として入力されている。An output signal 11 from the logic circuit section 1 is outputted to an external terminal (Tl) 41 via a buffer 21. An input signal from an external terminal (T2) 42 is input as an input signal 12 to the logic circuit section 1 via a buffer 32.
また、論理回路部１からの出力信−リ１３は３ステー１
〜バツフア２３を介して外部端子（Ｔ３）４３に出力さ
れ、外部端子４３からの入力信号はバッファ３３を介し
て論理回路部１に人力信号１４として入力されている。In addition, the output signal 13 from the logic circuit section 1 is a 3-stage 1
~ is outputted to an external terminal (T3) 43 via a buffer 23, and the input signal from the external terminal 43 is inputted to the logic circuit section 1 as a human input signal 14 via the buffer 33.
論理回路部１の出力信号１５は３−ステーｌ−バッファ
２３のコントロール信号である。この出力１８号１５か
論理値「１」のとき出力信号１３はイネーブル状態にな
り、論理値ＥＯ］のとさ３−ステー１〜バツフγ２３の
出力はハイインピーダンス状態となる。ずなわち、出力
信号１５が論理値「１」のとき外部端子４３は出力状態
となり、論理値「０」のとき外部端子４３は入力状態と
なる。The output signal 15 of the logic circuit section 1 is a control signal of the 3-stall buffer 23. When this output No. 18, No. 15, has a logical value of "1", the output signal 13 is in an enabled state, and the outputs of the tower 3-stay 1 to buffer γ23 of the logical value EO are in a high impedance state. That is, when the output signal 15 has a logical value of "1", the external terminal 43 is in an output state, and when the output signal 15 has a logical value of "0", the external terminal 43 is in an input state.
シフトレジスタ５は、フリップフロップ（Ｆ／Ｆ）５１
〜５３がシリアルに接続されて構成されており、各フリ
ップフロップは外部端子４１〜４３に対応して設けられ
ている。このシフトレジスタ５は外部端子（ＳＦＴ）６
２に与えられるシフトコントロール信号の論理値がｒｌ
Ｊのとき外部端子（ＣＬＫ）６１に与えられるクロック
パルスに応じて外部端子６２に与えられる信号を５１→
５２→５３と順次シフトするものであり、外部端子（Ｓ
ＯＴ）６４にシフトデータを送出するものである。The shift register 5 includes a flip-flop (F/F) 51
-53 are connected in series, and each flip-flop is provided corresponding to the external terminals 41-43. This shift register 5 has an external terminal (SFT) 6
The logical value of the shift control signal given to 2 is rl
When J, the signal given to the external terminal 62 in response to the clock pulse given to the external terminal (CLK) 61 is changed to 51→
It is shifted sequentially from 52 to 53, and the external terminal (S
The shift data is sent to the OT) 64.
反対に外部端子６２に与えられるシフトコントロール信
号の論理値がｒＱＪのとき、外部端子６１に与えられる
タロツクパルスに応じて外部端子４１の信号がバッファ
３１を介してフリップフロップ５１にセットされる。同
様に外部端子４２及び４３の信号が夫々バッファ３２及
び３３を介してフリップフロップ５２及び５３にセット
される。Conversely, when the logic value of the shift control signal applied to external terminal 62 is rQJ, the signal at external terminal 41 is set in flip-flop 51 via buffer 31 in response to the tarock pulse applied to external terminal 61. Similarly, signals at external terminals 42 and 43 are set to flip-flops 52 and 53 via buffers 32 and 33, respectively.
また、フリップフロップ５２の出力は３−ステートバッ
ファ２２を介して外部端子４２と接続されており、フリ
ップフロップ５３の出力は３−ステートバッファ２４を
介して外部端子４３と接続されている。Further, the output of the flip-flop 52 is connected to the external terminal 42 via the 3-state buffer 22, and the output of the flip-flop 53 is connected to the external terminal 43 via the 3-state buffer 24.
３−ステートバッファ２２には外部端子（］゛ＥＳＴ）
６５からコントロール信号が与えられる。3-The state buffer 22 has an external terminal (]゛EST)
A control signal is given from 65.
この外＃端子６５からのコントロール信号はインバータ
７１による出力信号１５の反対極性の信号とアンド回路
７２によって論理和がとられる。そして、アンド回１？
４ｔ７２の出力はコントロール信号として３−ステート
バッファ２４に与えられる。The control signal from the external # terminal 65 is ORed with a signal of the opposite polarity to the output signal 15 from the inverter 71 by an AND circuit 72. And and times 1?
The output of 4t72 is given to the 3-state buffer 24 as a control signal.
かかる構成からなる集積回路は、外部端子６５の論理値
が「１」のときに試験時の動作となり、論理値が「０」
のときに通常時の動作となるものである。The integrated circuit having such a configuration operates during the test when the logic value of the external terminal 65 is "1", and when the logic value is "0"
Normal operation occurs when .
試験時の動作の場合、外部端子６５の論理値を「１」と
する。そして、外部端子６２の論理値を「１」として、
シフト動作により必要な入力データを外部端子（ＳＩＮ
）６３から入力し、論理回路部１の各入力信号及び各出
力信号に対応する位置のフリップフロップに保持させる
。In the case of operation during a test, the logic value of the external terminal 65 is set to "1". Then, by setting the logic value of the external terminal 62 to "1",
The necessary input data is transferred to the external terminal (SIN
) 63 and are held in flip-flops at positions corresponding to each input signal and each output signal of the logic circuit section 1.
次に、外部端子６２を論理値「０」とすると、論理回路
部１の出力信号１１はバッファ２１及びバッファ３１を
介してフリップフロップ５１に保持される。また、フリ
ップフロップ５２の出力はバッファ２２及びバッファ３
２を介して論理回路部１に入力信号１２として与えられ
るとともにフリップフロップ５２に入力されて保持され
る。Next, when the external terminal 62 is set to the logic value "0", the output signal 11 of the logic circuit section 1 is held in the flip-flop 51 via the buffer 21 and the buffer 31. Furthermore, the output of the flip-flop 52 is the buffer 22 and the buffer 3.
2 to the logic circuit unit 1 as an input signal 12, and is also input to the flip-flop 52 and held there.
一方、外部端子４３が出力状態の場合には論理回路部１
の出力信号１３はバッファ２３及びバッファ３３を介し
てフリップフロップ５３に入力されて保持される。また
、外部端子４３か入力状態の場合には、フリップフロッ
プ５３の出力はバッファ２４及びバッファ３３を介して
論理回路部１に入力信号１４として与えられるとともに
、フリップフロップ５３に入力されて保持される。On the other hand, when the external terminal 43 is in the output state, the logic circuit section 1
The output signal 13 is input to the flip-flop 53 via the buffer 23 and the buffer 33 and is held there. Furthermore, when the external terminal 43 is in the input state, the output of the flip-flop 53 is given as the input signal 14 to the logic circuit unit 1 via the buffer 24 and the buffer 33, and is also input to the flip-flop 53 and held. .
最後に再び外部端子６２を論理値「１」にするとフリッ
プフロップ５３．５２及び５１の内容が順次シフトデー
タとして外部端子６４から送出される。このシフ１〜デ
ータを解析することにより、集積回路の試験を行うこと
ができるのである。Finally, when the external terminal 62 is set to the logical value "1" again, the contents of the flip-flops 53, 52 and 51 are sequentially sent out from the external terminal 64 as shift data. By analyzing this shift 1 data, it is possible to test the integrated circuit.
つまり、本発明においては、試験に必要な入力データを
シフト動作によって各入力信号及び各出力信号に対応す
る位置のフリップフロップに保持させた後、その入力デ
ータを論理回路部に入力するとともに論理回路部からの
出力をフリップフロップの保持させる。そして、そのフ
リップフロップに保持されているデータをシフト動作に
よって順に読出すことによって集積回路の試験を行って
いるのである。That is, in the present invention, input data necessary for testing is held in flip-flops at positions corresponding to each input signal and each output signal by a shift operation, and then the input data is input to the logic circuit section and the logic circuit The output from the unit is held in a flip-flop. The integrated circuit is then tested by sequentially reading out the data held in the flip-flops using a shift operation.
したがって、本発明によれは外部端子４１，４２及び４
３に信号を与えることなく、シフトレジスタのシフト入
力及びシフト出力で集積回路の試験を行うことかできる
のである。Therefore, according to the present invention, the external terminals 41, 42 and 4
It is possible to test the integrated circuit using the shift input and shift output of the shift register without applying a signal to the shift register.
また、各フリップフロップの出力は各外部端子４］、、
４２又は４３からも送出されるため、各バッファ２１〜
２４及び３１〜３３の動作を確認することもできるので
ある。In addition, the output of each flip-flop is connected to each external terminal 4],
Since it is also sent from 42 or 43, each buffer 21 to
It is also possible to check the operations of 24 and 31 to 33.
発明の詳細
な説明したように本発明は、外部端子の数に関係なくシ
フトレジスタと、このシフ１〜レジスタの制御端子を設
けることにより、集積回路の試験が容易にできるため、
高価なテスタ等は不要となるとともに試験に要する時間
も短くなるという効果かある。DETAILED DESCRIPTION OF THE INVENTION As described above, the present invention facilitates testing of integrated circuits by providing a shift register and control terminals for the shift registers regardless of the number of external terminals.
This has the effect of eliminating the need for expensive testers and shortening the time required for testing.
また、本発明によれば、バッファの動作も確認でき、信
頼度の高い試験を行うことができるという効果がある。Further, according to the present invention, it is possible to check the operation of the buffer and perform a highly reliable test.
第１図は本発明の実施例による集積回路の構成を示す系
統図である。
主要部分の符号の説明
１・・・・・・論理回路部
５・・・・・・シフトレジスタFIG. 1 is a system diagram showing the configuration of an integrated circuit according to an embodiment of the present invention. Explanation of symbols of main parts 1...Logic circuit section 5...Shift register
Claims (1)
子及び出力端子を有する論理回路を含んで構成される集
積回路であって、各入力端子に対応して設けられ、該入
力端子に入力すべきデータを記憶する記憶素子と、各出
力端子に対応して設けられ、該出力端子から出力された
データを記憶する記憶素子とを有し、これら記憶素子に
よりシフトレジスタを構成してなることを特徴とする集
積回路。(1) An integrated circuit that includes a logic circuit that has a plurality of input terminals and output terminals used for inputting and outputting data, and is provided corresponding to each input terminal, and is provided to input data to the input terminal. a storage element that stores data to be outputted, and a storage element that is provided corresponding to each output terminal and stores data output from the output terminal, and these storage elements constitute a shift register. An integrated circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156250A JPH026772A (en) | 1988-06-24 | 1988-06-24 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156250A JPH026772A (en) | 1988-06-24 | 1988-06-24 | Integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH026772A true JPH026772A (en) | 1990-01-10 |
Family
ID=15623670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156250A Pending JPH026772A (en) | 1988-06-24 | 1988-06-24 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH026772A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (en) * | 1994-08-26 | 1996-03-08 | Nec Corp | Semiconductor integrated circuit and inspection method therefor |
| JPH0982890A (en) * | 1995-09-08 | 1997-03-28 | Nec Corp | Semiconductor device, its manufacture thereof, and its inspecting method |
-
1988
- 1988-06-24 JP JP63156250A patent/JPH026772A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862298A (en) * | 1994-08-26 | 1996-03-08 | Nec Corp | Semiconductor integrated circuit and inspection method therefor |
| JPH0982890A (en) * | 1995-09-08 | 1997-03-28 | Nec Corp | Semiconductor device, its manufacture thereof, and its inspecting method |
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